[发明专利]具有数据掩蔽引脚的半导体存储装置及包括该装置的存储系统

说明书

技术领域

本发明涉及一种半导体存储装置及包括该存储装置的存储系统，更详细地说，本发明涉及一种在一存储系统中可以混有具有不同结构的存储模块的同步DRAM及一种包括该同步DRAM的存储系统。

背景技术

为了提高系统性能，必须提高诸如DRAM之类的半导体存储装置的集成度和速度。也就是，需要能够快速处理更多数据的DRAM。因此，研制了用于高速工作的与系统时钟信号同步工作的同步DRAM，该同步DRAM的出现明显的提高了数据传送速度。

但是，在该同步DRAM中，数据的输入和输出必须在系统时钟信号的一周期之内执行，从而限制了同步DRAM和DRAM控制器之间带宽的增加，也就是限制了每单位时间输入到一存储装置和从一存储装置输出的数据量的增加。因此，为了进一步增加数据传送速度，研制了一种双数据速率(DDR)同步DRAM，在这种同步DRAM中数据选通信号的上升沿和下降沿均与输入和输出数据同步。

图1的示意性框图示出了一包括有DDR同步DRAM的存储系统。参见图1，在一包括DDR同步DRAM的存储系统中，由时钟驱动器17所产生的系统时钟信号(CK)被传送到在存储模块13中的DDR同步DRAM15。在写入和读出操作期间，地址(ADD)和指令(COM)从存储控制器11被传送到在存储模块13中的DDR同步DRAM15。

在写入期间，数据(DQ)和数据选通信号(DQS)从存储控制器11被传送到在存储模块13中的DDR同步DRAM15。在读出期间，DQ和DQS信号从在存储模块13中的DDR同步DRAM15被传送到存储控制器11。也就是，数据(DQ)和数据选通信号(DQS)是双向传送的。在写入期间在存储控制器11中产生的数据掩蔽信号(DM)从存储控制器11输出并传送到在存储模块13中的DDR同步DRAM15。

该数据选通信号(DQS)是用来选通数据(DQ)的输入和输出的信号，并且该数据掩蔽信号(DM)是用来在写入期间掩蔽予置数据输入到DDR同步DRAM15的信号。通常，在具有×4结构的同步DRAM中每4个数据比特赋予一数据选通信号(DQS)和一数据掩蔽信号(DM)，而在具有×8结构的同步DRAM中每8个数据比特赋予一数据选通信号(DQS)和一数据掩蔽信号(DM)。

因此，如图2所示，如果在图1所示的存储系统中包括具有×4结构的同步DRAM的模块(×4模块)不与包括具有×8结构的同步DRAM的模块(×8模块)相混合，则数据(DQ)和数据选通信号(DQS)之间的关系总是规律的。也就是，当存储模块(13-1至13-4)均为×4结构时，该数据(DQ)是N比特，并且数据选通信号(DQS)的数量是N/4。如果存储模块(13-1至13-4)均为×8结构时，该数据(DQ)是N比特，并且数据选通信号(DQS)的数量是N/8。

当数据从每一存储模块(13-1至13-4)被读取时，从每一存储模块(13-1至13-4)传送到存储控制器11的数据选通信号(DQS)的数量是相同的。存储控制器11用来从每一存储模块(13-1至13-4)接收读取的数据的数据选通信号的数量是相同的。因此，利用相同数量的数据选通信号(DQS)存储控制器11可以容易地接收从每一存储模块(13-1至13-4)所读取的数据。

但是，如图3所示，如果在如图1所示的存储系统中×4模块与×8模块相混合，则数据(DQ)和数据选通信号(DQS)之间的关系是不规律的。这里，假定存储模块(13-5和18-8)是×4模块和存储模块(13-6和13-7)是×8模块。

在这种情况中，当从每一存储模块(13-5至13-8)读取数据时，从×4模块，即存储模块(13-5和13-8)传送到存储控制器11的数据选通信号(DQS)的数量与从×8模块，即存储模块(13-6和13-7)，传送到存储控制器11的数据选通信号(DQS)的数量是不同的。存储控制器11用来接收从×4模块(13-5和13-8)读取的数据的数据选通信号(DQS)的数量与存储器11用来接收从×8模块(13-6和13-7)读取的数据的数据选通信号(DQS)的数量是不同的。

例如，当从×4模块(13-5和13-8)读取的数据(DQ)是N比特时，数据选通信号(DQS)的N/4(置0和置1)从该×4模块(13-5和13-8)传送到存储控制器11，但是当从×8模块(13-6和13-7)读取的数据(DQ)是N比特时，数据选通信号(DQS)的N/8(置0)从该×8模块(13-6和13-7)传送到存储控制器11。