[发明专利]双重金属镶嵌结构的制造方法

说明书

本发明是有关于一种制造金属内连线(Interconnects)的方法，且特别是有关于一种双重金属镶嵌(Dual Damascene)结构的制造方法。

在半导体工业的发展中，元件运算速度的提高一直是发展的要点，同时也是消费者选择时的重要指标。随着集成电路工艺的快速发展，目前影响速度的因素中以导线本身的电阻值及层间介电层的寄生电容大小为决定性的关键。其中，减少导线阻值的影响，可以选用低阻值的金属材料；而改善层间介电层的寄生电容，则可以采用低介电常数的材料，作为多层金属连线间的绝缘层。

典型的金属内连线工艺，是在介电层中形成金属插塞，再在基底上形成与金属插塞连接的铝金属导线。而双重金属镶嵌的技术，是一种具有高可靠度及低成本的金属线制造技术，其所使用的金属内连线的材料，并不受金属蚀刻的限制。因此该技术已广泛应用于铜导线的制作，以此来降低导线本身的电阻值，进而提高集成电路元件的速度及品质。而随着元件高度集成化之后，以低介电常数的介电层制作双重金属镶嵌结构，已逐渐成为半导体工业的金属内连线工艺所采用的一种方式。

公知的双重金属镶嵌工艺，大多是在基底上形成介电层，然后在介电层内形成一双重金属镶嵌开口，再将金属铜填入此双重金属镶嵌开口，最后以化学机械研磨进行平坦化处理。上述方法在后段步骤中，会利用到化学机械研磨工艺，但是众所周知化学机械研磨工艺会产生包括表面刻痕(scratch)、剥落(rip off)、残留颗粒(particleresidue)、铜区凹陷(dishing)、侵蚀(erosion)的去除、防止铜表面的氧化层和对化学机械研磨后的清洗过程中铜扩散的控制等问题，而且化学机械研磨工艺所造成的缺陷，也会导致合格率损失及可靠性的问题。

因此，本发明提供一种双重金属镶嵌结构的制造方法，可以避免半导体化学机械研磨的使用。

本发明提出一种双重金属镶嵌结构的制造方法。此方法是在一具有一双重金属镶嵌开口的半导体结构上形成一层阻障层(BarrierLayer)，且覆盖此双重金属镶嵌开口；再在阻障层上形成一层晶种层(Seed-layer)，且覆盖此阻障层表面；再在该晶种层上形成一层保护层(Sacrificial Layer)，且填满此双重金属镶嵌开口；并以晶种层为蚀刻终止层对保护层进行回蚀(etch-back)；接着去除暴露出的晶种层，再完全去除保护层，最后在双重金属镶嵌开口中形成一金属层并填满此双重金属镶嵌开口，以形成双重金属镶嵌结构。由于使用蚀刻及填充的方式制得双重金属镶嵌结构，所以不需使用化学机械研磨法，而避免其所引发的缺陷。

本发明是利用保护层以制造半导体后段步骤的双重金属镶嵌以避免半导体化学机械研磨的使用，此方法也可用于后段步骤(BackEnd of Line，BEOL)内连线的制作。由于一般以铜作为内连线材料的方法，都需要利用化学机械研磨工艺做平坦化的处理，因此无法避免地会遇到化学机械研磨所产生的问题，例如表面刻痕、剥落、残留颗粒、铜区凹陷、侵蚀、铜表面产生氧化层和对化学机械研磨后的清洗过程中铜离子的扩散等问题。所以本发明避免化学机械研磨的使用，可以防止上述各种问题的产生，因此可确保双重金属镶嵌不会因为使用化学机械研磨工艺而遇到各项从化学机械研磨而来的问题，进而增加合格率、达到所要求的可靠度。

为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明：

图面说明：

图1A至图1G是本发明较佳实施例的一种制造双重金属镶嵌结构的制造流程剖面示意图。附图标记说明：

100：基底

102a、102b：低介电常数介电层

104：蚀刻终止层

106：罩幕层

108：双重金属镶嵌开口

110：阻障层

112：晶种层

114、114a：保护层

116：金属层

实施例：

图1A至图1G是本发明较佳实施例的一种双重金属镶嵌(DualDamascene)结构的制造流程剖面示意图，此方法可以用于后段步骤(Back End of Line，BEOL)内连线的制作。