[发明专利]半导体器件及其制造方法

说明书

发明区域

本发明涉及一种半导体器件及其制造方法，特别是涉及改进N型MIS晶体管和P型MIS晶体管的栅电极。

技术背景

为了提高MIS晶体管的性能，需要使器件微细化。现在作为栅绝缘膜使用的硅氧化膜，由于介电常数低，因而存在栅绝缘膜的电容不能增大的问题。并且，作为栅电极使用的多晶硅，由于电阻率高，因而不能达到降低电阻的问题。对于各个问题，已经提出有关栅绝缘膜使用高介质材料，有关栅电极使用金属材料的方案。

可是，这些材料与现在使用的材料比较，存在耐热性差的缺点。因此，提出镶嵌栅极技术，作为在进行高温处理以后，形成栅绝缘膜和栅电极方面一种可行的技术。

采用镶嵌栅极技术埋入金属作为栅电极时，在N型和P型MIS晶体管或MISFET中，栅电极由于是单一的金属，其电极的功函数固定。因此，不可能象多晶硅栅一样，分开制作N型和P型上的栅电极而获得适当阈值。所以，需要由N型、P型上不同的材料分开制作金属栅电极的双金属栅工艺。

本发明人等申请已经申请分开制作N型和P型上不同的金属栅电极的技术(特愿平11-124405号)。参照图5(a)～图8(j)说明按照该申请中所记载的制造方法形成的半导体器件的制造步骤。

首先，如图5(a)所示，硅衬底100上采用STI技术，形成器件隔离区域101。接着，采用氧化技术、CVD技术、光刻技术，并且RIE技术，形成例如，约6nm的栅氧化膜102、约150nm的多晶硅103、约50nm的氮化硅膜104的叠层构造构成的虚拟栅极构造，作为将来要除去的虚拟栅极。而且，采用离子注入技术形成延伸扩散层区域105，利用CVD技术和RIE技术形成由氮化硅膜构成的宽度约40nm的栅极侧壁106。

接着，如图5(b)所示，采用离子注入技术，形成源/漏扩散层107以后，使用硅化物工艺技术，以虚拟栅极为掩模，只在源/漏区域内形成约40nm的钴或钛等硅化物膜108。

接着，如图5(c)所示，作为层间膜109，例如用CVD法淀积硅氧化膜后，通过采用CMP技术对硅氧化膜进行平坦化，使虚拟栅极上的氮化硅膜104、栅极侧壁106的表面露出来。

接着，如图6(d)所示，例如用磷酸对层间膜109，选择性除去虚拟栅极上部的氮化硅膜104。这时，也将栅极侧壁的栅极侧壁106蚀刻到大约多晶硅103的高度。接着，例如采用游离基原子蚀刻技术，对由层间膜109、氮化硅膜构成的栅极侧壁106选择性除去虚拟栅极的多晶硅103。沟的底部形成虚拟的栅氧化膜102。

接着，如图6(e)所示，通过氢氟酸等湿法处理，除去虚拟的栅氧化膜102，使栅极形成部分全部开窗口。

于是，全面形成例如，由氧化铪膜构成的栅绝缘膜111作为高介质绝缘物。

接着，如图6(f)所示，采用CVD法或溅射法，全面形成例如，铪氮化物膜112作为功函数小于4.6eV的金属，希望厚度约为10nm以下。

以上的图5(a)～图6(f)的步骤，虽然对N型MIS晶体管形成区域和P型MIS晶体管形成区的双方进行，但是附图上仅示出一方的区域。从此以后的步骤，N型MIS晶体管(N型MISFET)形成区域和P型MIS晶体管(P型MIFET)形成区域的双方，则都表示在附图上。

接着，如图7(g)所示，采用光刻技术，只打开P型MIS晶体管区域的光刻胶113窗口。

如图7(h)所示，进行采用过氧化氢的湿式蚀刻法，仅除去P区域的铪氮化物膜112。这时栅绝缘膜111是铪氮化物膜，但因该膜不溶于双氧水，所以不被蚀刻。

接着，如图8(i)所示，除去光刻胶113后，例如淀积钽氮化物膜114最低约10nm，作为功函数大于4.6的材料。

接着，如图8(j)所示，利用溅射法或CVD法等，全面淀积铝115作为低电阻材料，接着通过对铝进行CMP，将铝115埋入栅极沟内。

通过以上说明的制造步骤，完成N型具有铪氮化物膜112和钽氮化物114及铝115的叠层，P型具有钽氮化物114及铝115叠层的栅电极构造的CMISFET。因此，N型电极的功函数为4.6V以下，P型电极的功函数为4.6V以上，就可以使其阈值适当。

但是，这种构造中也存在问题。图9只是分别放大N型MISFET和P型MISFET的栅电极部分的图。在N型MISFET中，作为栅电极的铝宽度L_AL以下式