[发明专利]时钟同步电路

权利要求书

1.时钟同步电路的特征在于，它具备以下设备，它们是：输入外部时钟的接收机；将所述接收机的输出信号输入、并具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器；由串联连接的多个第1延迟单元构成、并将所述延迟监视器的输出信号只延迟一定时间的第1延迟线；由串联连接的多个第2延迟单元构成、将所述延迟监视器的输出信号只延迟一定时间后再输出将所述延迟监视器的输出信号只延迟所述一定时间的信号的第2延迟线；决定所述第1和第2延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。

2.时钟同步电路的特征在于，它具备以下设备，它们是：输入外部时钟的接收机；输入所述接收机的输出信号、具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器；输出将所述延迟监视器的输出信号只延迟一定时间的信号的延迟线；决定所述延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。

3.权利要求1或2记载的时钟同步电路的特征在于，所述控制电路在待机状态时，将所述接收机变为非工作状态，在激活时，将所述接收机变为工作状态。

4.权利要求1记载的时钟同步电路的特征在于，所述控制电路在待机时和在激活并且数据读取以外的方式时，将所述输入遮断电路变成非工作状态，在所述激活并且所述数据读取的方式时，将所述输入遮断电路变成工作状态。

5.权利要求4记载的始终同步电路的特征在于，当所述输入遮断电路是非工作状态时，所述第1和第2延迟线处于停止状态，所述输入遮断电路是工作状态时，所述第1和第2延迟线处于起动状态。

6.权利要求2记载的时钟同步电路的特征在于，所述控制电路在待机时和激活并且数据读取以外的方式时，将所述输入遮断电路变成非工作状态，在所述激活并且所述数据读取的方式时，将所述输入遮断电路变成工作状态。

7.权利要求6记载的时钟同步电路的特征在于，当所述输入遮断电路是非工作状态时，所述延迟线处于停止状态，所述输入遮断电路是工作状态时，所述延迟线处于起动状态。

8.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述延迟监视器和所述第1延迟线之间的门电路构成。

9.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述接收机和所述延迟监视器之间的门电路构成。

10.权利要求1记载的时钟同步电路的特征在于，所述输入遮断电路至少由被连接在所述接收机和所述第2延迟线之间的门电路构成。

11.权利要求1或2记载的时钟同步电路的特征在于，作为所述延迟控制对象的电路是半导体存储器的数据输出电路。

12.半导体存储器的特征在于，使用权利要求1记载的时钟同步电路生成同步时钟，在数据读取时，与所述同步时钟同步输出数据。

13.权利要求12记载的半导体存储器的特征在于，所述输入遮断电路在所述数据读取时，使所述第1和第2延迟线变为起动状态，在所述数据读取以外时，使所述第1和第2延迟线变为停止状态。

14.半导体存储器的特征在于，与权利要求2记载的时钟同步电路同步生成同步时钟，在数据读取时，与所述同步时钟同步输出数据。

15.权利要求14记载的半导体的特征在于，所述输入遮断电路在所述数据读取时，将所述延迟线变成起动状态，在所述数据读取以外时，将所述延迟线变为停止状态。

16.权利要求12或14记载的半导体存储器的特征在于，所述半导体存储器与所述外部时钟的上升沿和下降沿同步输出所述数据。