[发明专利]时钟同步电路

说明书

                     技术领域

本发明涉及象双数据速率同步DRAM以及双数据速率第一周期RAM等时钟同步型存储器那样使用高速时钟进行同步控制的时钟同步电路。

                     背景技术

近几年来，在计算机系统中，由于处理高速化的要求往往采用同步DRAM等时钟同步型存储器。这样的时钟同步型的存储器即使在存储器内部也使用对控制存储器的时钟(以下，称做外部时钟)同步的时钟。

在存储器内部使用的时钟(以下，称做内部时钟)和外部时钟之间产生同步偏移的情况下，尤其在高速工作中，这种偏移即使很小，存储器内部电路也容易产生误动作。另外，如果使用具有同步偏移的内部时钟从存储器输出的数据，则即使对于使用该数据的控制器也会妨碍高速处理。

因此，在最近的存储器中，在芯片内部设置了时钟同步电路以便使内部时钟高精度地与外部时钟同步。

但是，虽然装载时钟同步电路的存储器能使高速工作稳定地进行，但是，与没有装载的时钟同步电路的存储器比较，仅在时钟同步电路中使用的消耗电流部分就会使整个芯片的耗损电流增大。为了减少这种缺陷，当在存储器内部不使用由时钟同步电路生成的内部时钟的情况下，希望尽可能地使时钟同步电路的动作停止，减小整个芯片的消耗电流。

图23表示以往的时钟同步电路的方框图。

该电路采用了在特愿平8-100976号文件中所提议的STBD(sychronous traced backward delay-同步跟踪后退延迟)。

以下，为了正确地理解本发明，将简单地说明STBD的工作。

在这里，假定第N段的前进延迟单元的输出节点被连接到第N段的状态保持部分的输入节点，第N段的状态保持部分的输出节点被连接到第N-1段的后退延迟单元的输入节点。

图24是用于说明STBD的工作原理的波形图。

考虑示于该图(a)的周期τ的外部时钟EXTCLKT被输入到接收机11的情况。

EXTCLKT通过接收机11进行波形整形，并且被放大后作为CLKSTINT被输出。假定将接收机11的延迟时间设为Trc，那么，CLKSTINT相对于EXTCLKT而言仅延迟Trc(该图(b))。接收机11的输出信号CLKSTINT分别被输入到延迟监视器12、控制脉冲生成电路13、后退脉冲用的延迟线。

在控制脉冲生成电路13中，使CLKSTINT脉冲化，并与CLKSTINT同步，在上升周期τ内生成脉冲幅度为Wp的控制脉冲信号PT(该图(c))。

延迟监视器12具有接收机11的延迟时间Trc和驱动器14的延迟时间Tdr的和的延迟时间(Trc+Tdr)。因此，该延迟监视器12的输出信号FCLINT自接收机11的输出信号CLKSTINT起延迟(Trc+Tdr)后输入到前进脉冲用的延迟线(该图(d))。

前进脉冲用的延迟线使前进延迟单元成纵续连接那样地被连接构成。当控制脉冲信号PT为低电平时，各前进延迟单元从前段将前进脉冲传播到后段，当控制脉冲PT为高电平时，停止前进脉冲的传播。

FCLINT仅在从传播开始直到控制脉冲信号PT变成High(高电平)期间{τ-(Trc+Tdr)}，传播前进脉冲用的延迟线(该图(d))。状态保持部分存储前进脉冲的传播状态，根据该信息控制后退用的延迟线以便使后退脉冲的传播时间变成与前进脉冲的传播时间相同。

状态保持部分取置位状态和复位状态的2种状态，并将对应于各自的控制信号输出到后退延迟单元。被已变为置位状态的状态保持部分所控制的后退延迟单元将后段的后退延迟单元的输出原封不动地输出到前段。

由被保持在复位状态的状态保持部分所控制的后退延迟单元将接收机11的输出信号输出到前段的后退延迟单元。初始状态的状态保持部分通过状态保持部分初始化电路15变成复位状态，若前进脉冲没有传播，就原封不动地保持复位状态，若前进脉冲传播，就变成置位状态。

当控制脉冲信号PT已变成High时，因为CLKSTINT已变为High(该图(b)，(c))，所以High被输入到由复位状态的状态保持部分控制的后退延迟单元(例如，图23的第N段以后)。若假定前进脉冲传播的段数为N段，则由于第1～N段的状态保持部分是置位状态，因此从由复位状态的第(N+1)段的状态保持部分所控制的第N段的后退延迟单元输入信号，并将该信号作为后退脉冲传送到前段的后退延迟单元。