[发明专利]用于扫频和固定频率系统中的宽跟踪范围、自动测距和低抖动锁相环路

说明书

本发明在政府支持下基于合同号为DE-AC02-98CH10886的文件制定，并获美国能源部奖励。政府在本发明中享有确定的权利。

发明领域

本发明是一种用于具有非常低的抖动的宽跟踪范围锁相环路(“PLL”)的设备和方法。具体地说，本发明与用于编码传输所要求的低相位噪音或零交叉抖动的PLL应用有关。本发明中的PLL将时钟从编码数据中分离出来，这样恢复时钟和数据的抖动都大大地减少了。这在要求精确相位、空间、时间的测量或控制的准确位置控制应用中非常有用。

技术背景

在通信、数字音频和类似应用中经常需要在产生一个不受引入参考信号中各种相位和噪音源影响的新时钟源的时候与一个外部时钟或参考时钟同步。为了使接收者接收并获取数据，接收者需要有一个与发送者时钟信号同步或相位差恒定的时钟信号。

锁相环路通常用于产生与另一个信号具有优选相位关系的信号。PLL仔细地调整其自身时钟(本机振荡器)并将其与一些外部信号(参考时钟)进行精确校正。在串行数据通信和类似的应用中，参考时钟经常被嵌入在数据位流中。时钟恢复子系统中PLL的作用就是将其本机振荡器与内嵌在数据流中的参考时钟校正。接收器中的PLL环路可以将其本机时钟信号频率调整为参考信号频率的整数倍，从而将两个信号的相位校正。这样就锁定了参考信号和本机时钟信号间的相位关系。一旦被适当地校正，本机振荡器可以被用于计算数据流中的数位，在最不受噪音影响的区域中心点取样每个数据波特。

如图1所示，传统PLL10提供电压控制振荡器(VCO)12和相位比较器或检测器14相连接的反馈系统，这样，振荡器频率和相位分别准确跟踪外加频率或频率调制信号。在PLL中，来自相位比较器的错误信号为输入信号和反馈信号之间的频率或相位差。如果f_in不等于f_VCO，相位比较器14产生一个值为相位差的相位错误输出信号。这个相位错误输出信号，经过环路滤波器16的滤波并被放大器18放大后，使f_VCO偏向f_in方向。VCO最终“锁定”在f_in，以使f_in与输入信号保持一个固定的关系。

在此应用中，用于构建数据流的传输时钟中的任何不完整性都会破坏PLL正确校正本机振荡器的能力。传输时钟中的这种不完整性有时可以被分为频率偏移、漂移或如此处所用的“抖动”。抖动，作为PLL环路中的一个普遍性问题，可被定义为以连续振荡器相位为参照的连续脉冲相位中的，引起输出频率中有害变化的突然的虚假变化。随着输入信号上抖动频率的增加，PLL对带宽的要求也相应地增加。因此，恢复时钟的准确性限制了系统的性能。

随着传输诸如数字数据、视频或音频等大量数据的更加复杂的服务的引入，通信网络在保证数据质量的同时必须提供可预见的更好的性能。例如，在数字通信系统中，PLL应用中将可能提供一个与待解码的被接收数字信号具有相同频率和相位的“洁净”的时钟信号。典型的数字PLL设计中使用具有比引入的数据信号频率高得多的参考时钟，用以生成输出时钟。然而，这种方法，只能保证参考时钟在一个时钟周期内的相位锁定。相位锁定中的这种错误形成抖动。在传统模拟PLL环路中，抖动通常是由对控制电压和VCO噪音的滤波过程中产生的错误引起的。

一旦抖动污染了信号，抖动将在系统中传播，而且往往在通过各种器件时被增加。因此，以往在对稳定性要求非常高的系统中PLL的应用很有限。例如，包含雷达振荡器的系统要求非常高的稳定性，只能通过降低环路带宽达到。这又降低了PLL的频率跟踪性能，降低了PLL振荡器自身的理想特性。当PLL的环路增益为高时，压入和锁存时间短，但对噪音(内部和外部)的影响变高，导致输出中较大的相位抖动和频率抖动。另一方面，当PLL的环路增益为低并且带宽很窄以去除噪音时，频率偏移和原始相位差的压入和锁存能力变低，导致更窄的压入和锁存范围。环路的窄带宽不仅使达到大频率偏移的锁存状态需要很长时间，而且在频率扰动时锁存状态的保持上也会有困难。因此造成环路锁定的困难和跟踪与载波的损失。

因此需要通过对漂移至高带宽区域的谐波的控制来构建一种具有相对较大带宽的低抖动PLL。良好的谐波抑制在PLL中非常重要，因为这将影响环路特性(即稳定性、相位错误和抖动)。虽然不是很明显，但带有平衡代码的谐波的存在并不依赖于可能引起对伪随机代码流错误锁定的基波。因此，具有最优谐波抑制的PLL不仅对于减少传输端的抖动有利，也有助于在接收端和测量端滤去噪音和传输媒介引入的失真。