[发明专利]非易失半导体存储装置

说明书

本申请具有2000年9月28日提交的在先日本专利申请No.2000-297443的优先权，其全部内容已被引证在本申请中。

本发明涉及半导体存储装置，例如可以电重写的非易失半导体存储装置。

作为可以电重写的非易失半导体存储装置，提出了使用EEPRON的NAND型快速存储器。该NAND型快速存储器与相邻配置的多个存储单元的源极、漏极串联连接，该串联连接的多个存储单元作为1单位与位线连接。在该NAND型快速存储器中，对于按行方向配置的全部单元或半数单元，一起进行写入或读出。近来，又开发了在NAND型快速存储器的1个单元中存储多个数据的多值存储器。

然而，该种类的非易失半导体存储装置，具有称为存储了用于保密的识别代码等的ROM块(ROM BLOCK)的存储元件区域。该ROM块由特别指令进行选择，该ROM块被分配为救济存储单元阵列的不良单元的冗长单元的一部分。因此，当在该冗长单元的一部分中存在不良时，则会出现不能使用ROM块的问题。

而且，ROM块使用冗长单元的一部分。因而，难于根据需要将ROM块设定在禁止写入和禁止擦除。

NAND型快速存储器具有多个块(block)，用该块单位擦除数据。具有不良单元的不良块，替换为冗余块。但是，在冗余数以上具有不良块时，将作为仍存留不良块的部分优良品(一部分良品)出厂。这时，为了识别不良块，在不良块的最前面数位写入数据“0”，当选取不良块时，即输出数据“0”。然而，在不良块的单元中不一定写入或不写入数据“0”。这时，尽管大部分存储单元是正常的，也必须废弃该产品。因此，导致了成品率降低。

因此，在能够可靠存储用于保密的信息，但在部分存储器中有不良块的情况下，希望能有可以准确识别该不良块的半导体存储装置。

本发明的半导体存储装置包含：具有第1、第2存储区域的存储单元阵列，上述第1存储区域具有由地址信号选择的多个存储元件，上述第2存储区域具有由控制信号选择的多个存储元件；具有第1熔丝元件的控制电路，当上述控制电路切断了上述第1熔丝元件时，则禁止相对于上述第2存储区域的写入和擦除的至少其中之一。

图1是表示本发明第1实施例的半导体存储装置的构成图。

图2是表示图1所示存储单元阵列1和数据存储部2的电路图。

图3A、B是表示存储单元和选择晶体管的断面图。

图4是表示存储单元阵列中的1个NADN单元的断面图。

图5是表示图2所示数据存储电路的电路构成。

图6A、6B、6C、6D是各方式的写入地址和I/O端子的关系图。

图7A、7B是图1所示前置译码器和列式RD译码器的动作图。

图8A、B、C是表示图1所示CG驱动电路的电路图，图8D是表示图8C的动作图。

图9A表示图1所示阵列块电路的动作，图9B表示锁存电路。

图10是图1所示块RD译码电路的动作图。

图11是图1所示块译码器的动作图。

图12是表示块选择电路的电路图。

图13是表示图12的动作的波形图。

图14是存储单元阵列的物理映象图。

图15A是表示图1所示禁止写入电路15a的电路图，图15B是表示禁止擦除电路15b的电路图。

图16是4值数据的写入方法图。

图17A是存储单元数据与写入和读出数据的关系图，图17B、17C是说明写入次数图。

图18是升压写入方法的写入特性图。

图19是表示程序动作顺序的波形图。

图20是表示倍速程序动作顺序的波形图。

图21是表示第1页的程序动作的流程图。

图22是表示第1页的程序动作的流程图。

图23是表示在第1页程序时的顺序的波形图。

图24是第1页的程序校验读出动作图。

图25是表示程序校验读出的顺序的波形图。

图26A、26B、26C是第2页的程序校验读出的动作图。

图27是表示在内部数据装入时的顺序的波形图。

图28是不第2页第1校验读出时的顺序的波形图。

图29是表示读出动作顺序的波形图。

图30是表示倍速读出动作顺序的波形图。

图31是概略表示读出动作的流程图。

图32是第2页的读出动作图。

图33A、图33B是第1页的读出动作图。

图34是表示第2页的读出动作顺序的波形图。

图35是表示第1页的读出动作顺序的波形图。