[发明专利]半导体器件、半导体器件的制造方法和半导体器件的设计方法无效
申请号: | 01137969.3 | 申请日: | 2001-09-28 |
公开(公告)号: | CN1363954A | 公开(公告)日: | 2002-08-14 |
发明(设计)人: | 新川田裕树 | 申请(专利权)人: | 三菱电机株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/28;H01L21/00 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 王勇,王忠忠 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体器件 制造 方法 设计 | ||
1.一种在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中,在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型的半导体器件,其特征在于构成为在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中,所述伪图型的面积相对该平面区域的整个面积占到50%以上。
2.根据权利要求1所述的半导体器件,其特征在于在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型,所述伪图型接近所述遮蔽用图型形成。
3.根据权利要求2所述的半导体器件,其特征在于所述伪图型与所述遮蔽用图型连接形成。
4.根据权利要求2或3所述的半导体器件,其特征在于在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型,所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接,所述连接孔为沿着所述遮蔽用图型的槽状。
5.一种在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中,在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型的半导体器件,其特征在于在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型,所述伪图型连接所述遮蔽用图型形成。
6.根据权利要求5所述的半导体器件,其特征在于在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型,所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接,所述连接孔为沿着所述遮蔽用图型的槽状。
7.一种半导体器件的制造方法,其特征在于具有:
在半导体衬底上形成的绝缘膜上形成布线层的工序;
选择地去除所述绝缘膜上的所述布线层、在芯片边缘的切割部内侧形成规定布线图型和伪图型、在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域,设定所述伪图型的面积,相对该平面区域的整个面积占到50%以上的工序;
在所述绝缘膜上形成层间绝缘膜以覆盖所述布线图型和所述伪图型的工序;
研磨所述层间绝缘膜来使之平坦化的工序。
8.根据权利要求7所述的半导体器件的制造方法,其特征在于选择地去除所述绝缘膜上的所述布线层,与所述布线图型和所述伪图型一起形成沿着所述芯片边缘的形状的遮蔽用图型。
9.根据权利要求8所述的半导体器件的制造方法,其特征在于将所述伪图型和所述遮蔽用图型作为一体的图型形成。
10.一种半导体器件的设计方法,其特征在于具有:
将半导体衬底上的规定分层中形成的布线层分类为规定的布线图型和伪图型而布置在芯片边缘的切割部内侧的步骤;
在由所述切割部外缘、所述伪图型的内缘及任意2根平行线所构成的平面区域中,计算所述伪图型的面积相对所述该平面区域的整个面积的比例的步骤;
将所述伪图型的面积比例与规定的阀值相比的步骤;
所述伪图型的面积比例小于所述阀值的情况下,扩大所述伪图型的面积的步骤。
11.根据权利要求10所述的半导体器件的设计方法,其特征在于所述阀值是所述伪图型的面积相对所述平面区域的整个面积的比例为50%以上的值。
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H01L 半导体器件;其他类目中不包括的电固体器件
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