[发明专利]半导体器件、半导体器件的制造方法和半导体器件的设计方法

说明书

发明领域

本发明涉及半导体器件、半导体器件的制造方法和半导体器件的设计方法，尤其适用于使用CMP(Chemical Mechanical Polishing：化学机械抛光)法的平坦化工艺的半导体器件。

背景技术

近年来的半导体器件中，由于光刻等制造工艺的制约，难以在高台阶差的层间绝缘膜上形成细微的布线图型，必须提高层间绝缘膜的平坦性。因此，作为平坦化处理使用CMP法的公知平坦化处理成为主流。在使用CMP法的平坦化处理时，为抑制所谓的凹陷(dishig)的产生，必须在平坦化的层间绝缘膜的下层的布线层上配置CMP用伪图型。

所谓凹陷是层间绝缘膜的研磨特性根据下层的布线层的密度(布线密度)变动的现象，是下层中不存在布线层的区域，即布线密度低的区域比下层中存在布线的布线密度高的区域有更多的层间绝缘膜的研磨量的现象。产生凹陷时，随着研磨进行，布线密度低区域上的层间绝缘膜的表面被过多研磨，研磨到下层的布线层，因此产生布线层的图型恶化。

上述的CMP用伪图型用于使研磨的层间绝缘膜的下层的布线密度均一化，不仅器件动作必须的布线图型，而且在规定位置上配置伪图型都能抑制凹陷产生并防止平坦性恶化。

但是，作为晶片上的各半导体芯片的边界的切割部中，由于不能配置上述这样的伪图型，从而切割部附近出现层间绝缘膜的平坦性恶化的问题。

参考图7和图8详细说明这个问题。图7和图8表示半导体器件切割工序前的状态，表示在半导体晶片上形成半导体器件后，层叠上层的布线层100、覆盖布线层100的层间绝缘膜101的状态。这里，图7和图8作为例子表示的是形成多层布线层的半导体器件的第n层(n为自然数)的布线层100，其他分层的布线层省略。图7是半导体器件的平面图，图8表示剖面图，图8(a)是沿着图7所示的单点划线III-III’的剖面，图8(b)是沿着图1所示的单点划线IV-IV’的剖面。图7中省略了用于说明的层间绝缘膜101的图示。

如图8(a)所示，在切割部上形成布线层100构成的对准标记的区域附近，第n层的切割部、芯片布线部和CMP伪图型部的每一个的布线密度保持在比较近的水平，因此各个部位中CMP法造成的层间绝缘膜101的研磨量不产生大的偏差。

但是如图8(b)所示，由于通常在切割部上不能形成布线层100构成的布线图型，切割部的布线密度相对芯片布线部、CMP伪图型部和芯片框缘部变得非常小。因此，随着从芯片布线部移动到切割部侧，层间绝缘膜101的研磨量增加，最靠近切割部的芯片布线100a中研磨透，芯片布线100a的图型产生恶化。因此，由图型恶化带来器件可靠性降低的问题。

本发明为解决上述问题作出，第一目的是得到在使用CMP法的平坦化处理时实现芯片边缘的平坦性进一步提高的半导体器件、半导体器件的制造方法和半导体器件的设计方法。

第二目的是通过平坦化有效地构成芯片边缘的遮蔽用图型构成的芯片边缘部。

发明概述

本发明的半导体器件在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中，在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型，构成为在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中，所述伪图型的面积相对该平面区域的整个面积占到50％以上。

在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型，所述伪图型接近所述遮蔽用图型形成。

所述伪图型与所述遮蔽用图型连接形成。

在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型，所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接，所述连接孔为沿着所述遮蔽用图型的槽状。

本发明的半导体器件的制造方法具有：在半导体衬底上形成的绝缘膜上形成布线层的工序；选择地去除所述绝缘膜上的所述布线层、在芯片边缘的切割部内侧形成规定布线图型和伪图型、在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中，设定所述伪图型的面积，相对该平面区域的整个面积占到50％以上的工序；在所述绝缘膜上形成层间绝缘膜以覆盖所述布线图型和所述伪图型的工序；研磨所述层间绝缘膜来平坦化的工序。

选择地去除所述绝缘膜上的所述布线层，与所述布线图型和所述伪图型一起形成沿着所述芯片边缘的形状的遮蔽用图型。

将所述伪图型和所述遮蔽用图型作为一体的图型形成。