[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件，因为与在纵向NPN(或PNP)的具有三层横向构造的Si柱状物上形成MOSFET的半导体器件特别相关，所以涉及适合于那些要求低导通电阻高耐压高击穿电压的电力开关器件的构造。

背景技术

利用MOSFET的电力开关器件，虽然要求低导通电阻和高耐压，但是现有的平面构造的电力MOSFET却具有当导通电阻下降时耐压也下降，而当高耐压化时则导通电阻也将增高这样的相反关系。

就是说，平面构造的电力MOSFET，例如，在N⁺衬底上边形成的N^-外延层的表面上形成MOS构造，形成从衬底背面通过N^-外延层向MOSFET流动的电流路径。

为此，MOSFET导通动作时的电阻(导通电阻)依赖于N^-外延层的厚度。此外，由于耗尽层在N^-外延层中延伸，故耐压由N^-外延层的厚度决定。

这样一来，由于维持电流路径和耐压的区域是同一区域，故存在着如果为了高耐压化而加大N^-外延层的厚度，则导通电阻将上升，反之，当使N^-外延层的厚度变薄来降低导通电阻时，则耐压也将下降这样的相反关系，满足两者是困难的。

为了消除上边所说的现有的平面构造电力MOSFET中的低导通电阻和高耐压化之间的相反关系，实现低导通电阻和高耐压化，从例如‘Coolmos-a new milestone in high voltage Power MOS’by L.Lorenz，G.Deboy(文献1)，人们知道了具有超级结(Super junction)构造的MOSFET(COOLMOS；德国西门子公司的注册商标)(例如，参看特开平7-7154号)。

该超级结构造的电力MOSFET，如图1所示，分别在深度方向(纵向)上形成有作为电流路径的N⁺柱状物(pillar)层71和用来维持源漏间反向耐压的柱状物层72。

根据该构造，由于导通电阻依赖于N⁺柱状物层71的浓度，使耗尽层向横向方向延伸，故耐压由N⁺柱状物层71和N⁺柱状物层72的浓度和宽度决定。其结果是，对于现有的平面构造的电力MOSFET来说，可以确保同等的漏源间反向耐压(例如600V)，而且，可以使导通电阻降低到1/3到1/4。

然而，在上述文献1中所示的MOSFET的制造工艺，由于硅的外延生长和图形化以及离子注入都必须重复进行多次(在图1中为6次)，所以是复杂的。伴随着这样的非常长的工艺过程，人们担心需要更多的费用和时间，担心制造价格会大幅度地上升。

人们还提出了这样的方案：分别向在半导体衬底上形成的条带状的沟槽的两个侧面离子注入N型和P型杂质来形成纵向的N柱状物层和P柱状物层(USP6040600)。但是，即便是使用该方法，为形成MOSFET器件那么多的N柱状物层和P柱状物层也需要进行2次离子注入工序，而且平面形状还存在着只能形成条带图形的MOSFET的制约。

为此，人们希望确立一种容易制造、高耐压且低导通电阻的电力MOSFET的新的构造。

发明内容

本发明的第1方面的半导体器件，具备：

具有第1和第2主面的第1导电类型的半导体衬底；

被形成为距上述半导体衬底的上述第1主面具有规定深度DT的多个器件隔离区域，上述多个器件隔离区域构成为在多个沟槽的内部形成有绝缘物；

在上述多个器件隔离区域之间形成的宽度为WP平面形状为网格状的横方向3层柱状物，上述3层柱状物，由在其深度方向上分别接连到上述多个器件隔离区域内相邻的2个上的第1导电类型的第1和第2柱状物层，和在上述第1和第2柱状物层之间形成的第2导电类型的第3柱状物层构成，上述3层柱状物的上述宽度WP和上述器件隔离区域的深度DT，具有3.75≤DT/WP≤60的关系；

在上述第2导电类型的上述第3柱状物层的上表面上形成的第2导电类型的基极区域；

在上述基极区域的上表面上选择性地形成的第1导电类型的源极区域；

在上述源极区域和上述第1或第2柱状物层的上表面之间的上述基极区域上边绝缘性地形成的栅极电极；

在上述半导体衬底的上述第2主面上形成，接连到上述3层柱状物的下表面上的第1导电类型的漏极层。

此外，本发明的第2方面的半导体器件，具备：