[发明专利]半导体集成电路装置

说明书

发明领域

本发明涉及一种半导体集成电路装置，特别是，涉及调整寄生于外部管脚间的寄生电容的半导体集成电路装置。

技术背景

按照用户的系统，需要半导体存储器有各种各样的位构成。例如，256M DDR SDRAM的情况下，就是64M×4位、32M×8位、16M×16位等。

这样一个个设计各种各样位构成的半导体存储器，特别是在开发周期或开发资源、开发费用或生产性方面都不是有效的。

为了解决这个问题，在现有的半导体存储器中，如图12所示，搭载着转换位构成的转换电路，在半导体芯片的制造工序结束以后，通过使转换电路工作，变成可以在同一半导体芯片上对应多种的位构成。

图12所示的半导体存储器设定为省略×16位构成。当将其转换成×4位构成时，在组装工序阶段，将×4位构成转换焊盘焊接到接地端管脚VSS。因此，倒相电路INV1的输出×4e成为“HIGH”电平，通过位构成转换控制电路，设定转换为×4位构成。

并且，当转换成×8位构成时，与×4位构成转换时同样，将×8位构成转换焊盘焊接到接地管脚VSS。因此，倒相电路INV2的输出×8e成为“HIGH”电平，设定转换成×8位构成。

并且，即使在×4位构成转换焊盘和×8位构成转换焊盘的哪一个也不焊接时(省略)，焊盘的结点通过常通方式的PMOS晶体管P ch-1、P ch-2，变成“HIGH”电平。结果，倒相电路INV1、INV2的输出×4e、8e同时变成“LOW”电平，都不能转换成×4/×8/位构成，而作为×16位构成的半导体存储器进行工作。

就半导体存储器来说，作为一种分别互相调整由各个半导体卖主提供的存储器特性的规格，并具有管脚电容特性。

就管脚电容特性来说，如下所述，分别设定上限值和下限值，应该使设定收入该上限值与下限值的范围内。

Input Pin Capacitance(输入管脚电容)

  …下限值2.5pF、上限值3.5pF

Clock Pin Capacitance(时钟管脚电容)

  …下限值2.5pF、上限值3.5pF

I/O  Pin Capacitance(I/O管脚电容)

  …下限值4.0pF、上限值5.0pF

图13中示出JEDEC(Joint Electron Devices EngineeringCouncil)标准的，256M DDR SDRAM的SOP(II)封装的×4/×8/×16位构成的管脚配置图。

如图13所示，连×4/×8/×16位构成，管脚数都与66管脚相同。而且，当×4/×8/位构成的时候，例如与×16位构成的时候比较，对成为过剩DQ管脚(I/O管脚)，就不与半导体芯片连接，一般认为是NC管脚(No Connection P in)。用户多半把上述NC管脚用作电浮动状态的情况。

但是，作为一个构成电容的分量，如图14和图15所示，管脚与管脚之间存在寄生的管脚间寄生电容。图15是沿图14中A-A′线的剖面图，并示出×4/×8/×16位构成时的管脚No.3～No.6部分。

以下，以图14和图15中所示的管脚No.5(DQ0、DQ1)的寄生电容为例，考察有关管脚间的寄生电容。

×4/×8/位构成时，管脚No.5的寄生电容由于是电浮动的，所以该管脚No.5与管脚No.4之间的管脚间寄生电容C1可有忽略。因此，×4/×8/位构成时，管脚No.5的寄生电容就只有该管脚No.5与管脚No.6之间的管脚间寄生电容C0。

可是，×16位构成时，由于管脚No.4不是NC管脚，管脚No.5的寄生电容就成为上述管脚间寄生电容C1和上述管脚间寄生电容C0之和。

这样，在现有的半导体存储器中，某个特定管脚的寄生电容就随×4/×8/位构成时和×16位构成时而变动。

半导体芯片内的电路是共同的，半导体芯片内的电容在各个×4/×8/×16位构成时是相同的。与此无关，现有的半导体存储器中，其管脚间寄生电容也随位构成而变动，因此其管脚电容特性，例如随×4/×8/位构成、×16位构成而变动，有时会妨碍在同一半导体芯片上实现多种的位构成。

在各个×4/×8/×16位构成中，管脚电容特性难以收入规格的范围内时，为了按照位构成，弥补半导体芯片内减少的管脚间寄生电容，需要添加其它电容，必须准备专用布线掩模，在同一半导体芯片设计多种位构成就变得困难了。