[发明专利]在半导体晶片中制造器件的增强淀积控制

说明书

技术领域

本发明涉及在半导体晶片中制造器件的增强淀积控制的方法。

背景技术

半导体工艺不断发展的趋势，是建立具有更多和/或更快的半导体器件的集成电路。这种超大规模集成的趋向导致器件和电路零件的不断紧缩。在这种趋势中，半导体器件的制造涉及在半导体晶片上淀积氮化硅层，以保护下层结构。

氮化硅层的各种淀积技术是已知的。一种这类技术被揭示在美国专利No.6060393中，其中，氮氧化硅层是采用等离子体增强的化学汽相淀积(PECVD)处理而淀积的，并被用作局部互连的蚀刻停止层。另一技术被揭示在美国专利No.5997757，其中，氮化硅层是采用低压化学汽相淀积(LPCVD)处理，淀积一小时以上。

发明内容

本发明的目的是在现有的淀积技术之上，提供一种在时间和/或改善下层结构中的电子迁移率方面，增强淀积控制的方法。

根据本发明，提供一种增强的淀积控制的方法，它包括在半导体晶片的衬底内形成至少一个器件，和在反应器中以至少约10⁴Pa的压力，在晶片上淀积氮化硅层。

本发明的上述和其他目的、特点和优点，通过下面结合附图对本发明示范实施例的更具体描述，将变得更清楚。图中所示不是必须的尺度，而是侧重于说明发明的原理。

附图说明

图1A至1C描绘了在采用增强淀积控制形成氮化硅层，然后形成叠加的介电层期间，半导体晶片的一部分的断面；

图2A至2C描绘了图1C的部分，即随后形成穿越介电层和氮化硅层的局部互连；

图3描绘了n-沟道金属氧化物半导体场效应管的导通(ON)驱动电流与截止(OFF)电流的关系特性；

图4描绘P-沟道金属氧化物半导体场效应管的导通(ON)驱动电流与截止(OFF)电流的关系特性；

图5描绘在叠加的氮化硅层内部，导通驱动电流随不同应力的变化；

图6描绘[跨导×栅极长度Lg]随不同栅极长度的变化；

图7A至7C描绘在采用增强淀积控制形成氮化硅层，然后形成叠加的介电层的期间，半导体晶片的一部分的断面；

图8描绘无氮化硅层的n-沟道金属氧化物半导体场效应管的栅极电容随栅极电压的变化；

图9描绘根据第一比较范例的半导体晶片的一部分的断面；

图10A-C描绘根据第二比较范例的半导体晶片的一部分的断面；

图11描绘根据第一比较范例的n-沟道金属氧化物半导体场效应管的导通驱动电流与截止电流的关系特性；

图12描绘对于根据第二比较范例的n-沟道金属氧化物半导体场效应管，不同的栅极电压与变化的栅极电容的关系。

具体实施方式

下面所描述的过程步骤和结构，并不是在半导体晶片上制造集成电路的完整流程。本发明可结合技术上通用的集成电路制造技术来实施，这里只包括为理解本发明所必要的一些共同的实际处理步骤。表示制造过程中的器件部分的断面图，未画出比例尺度，所画的是为了以图形说明本发明的特征。

根据本发明的示范实施例，提供有一种增强淀积的处理，它用在双层介电结构的制造中，能在某种意义上改善下层单个或多个器件的性能。双层介电结构包括氮化硅层9和叠加介电层10(见图1C)。例如，双层介电结构包括叠加在薄的氮化硅层9上的厚的介电层10。根据本发明的实施例，在氮化硅层9的淀积过程中，被监视和控制的淀积压力，已维持在至少约10⁴Pa。

图1A描绘在包括氮化硅层9的双层介电结构形成之前，半导体晶片的一部分的断面。如图所示，这部分包括硅衬底1，其中已形成一个或多个器件。在衬底1内形成场氧化物区2，用来使器件绝缘。这部分还包括栅极6，它是具有形成在衬底1内的源区8a和漏区8b的金属氧化物半导体场效应晶体管(MOSFET)的一部分。如图所示，栅极6被形成在栅极氧化物层3上，在栅极氧化物层3的下面有沟道形成在源和漏区8a和8b之间。栅极氧化物层3被形成在衬底1上。在一个示范性实施例中，栅极氧化物层3是厚度为2nm的氮氧化硅(SiO_XN_Y)薄膜。栅极6包搀杂的多晶硅(以下称为多晶硅)层4。在实施例中，多晶硅层4的厚度大约150nm，栅极6也包括形成在多晶硅层4上的任选的导电硅化物层5。另外，在实施例中，栅极6有0.1μm的栅极长度Lg。栅极长度Lg是栅极6的尺度，是在源和漏区8a和8b横越沟道彼此分隔的方向计量的长度。氧化物隔离膜7例如二氧化硅(SiO₂)，被形成在栅极6的垂直侧表面或壁面上。