[发明专利]半导体存储器件

说明书

技术领域

本发明涉及半导体存储器件，特别是涉及具有完全耗尽型MISFET的半导体存储器件。

背景技术

现有的DRAM由MOS晶体管和电容器构成存储单元。DRAM的微细化由于采用沟槽电容器构造或堆叠电容器构造而获得很大发展。现在，单位存储单元的大小(单元尺寸)，设最小加工尺寸为F，可以缩小到2F×4F＝8F²的面积。即，最小加工尺寸F随着产品的世代更新一起变小，在一般把单元尺寸设为αF²时，系数α也随着产品的世代更新而变小，在F＝0.18微米的现在，已经实现了α＝8。

为了确保今后也与以往不变的单元尺寸或芯片尺寸的趋势，在F＜0.18微米的情况下，要求满足α＜8，而在F＜0.13微米的情况下，则要求满足α＜6，与微细加工一起如何小面积地形成单元尺寸成了一个大课题。为此，人们提出了把一个晶体管/一个电容器的存储单元作成为6F²或4F²的大小的种种方案。但是，存在着必须把晶体管作成为纵向型这种技术上的困难或与相邻的存储单元间的电干扰会变大这样的问题，以及加工或膜生长等的制造技术上的困难，实用化是不容易的。

对此，不使用电容器，把一个晶体管作成为存储单元的DRAM的方案，就像以下所举出的那样有若干个。

(1)JOHN E.et al，’dRAM Design Using the Taper-Isolated DynamicCell’(TEEE TRANSACTION ON ELECTRON DEVICES，Vol.ED-29，No.4，APRIL 1982，pp707-714)

(2)特开平3-171768号公报

(3)Marnix R.Tack et al，‘The Multistable Charge-ControlledMemory Effect in SOI MOS Transistor at Low Temperatures’(IEEETRANSACTION ON ELECTRON DEVICES，VOL.37，MAY，1990，pp1373-1382)

(4)Hsing-jen Wann et al，’A Capacitorless DRAM Cell on SOISubstrate’(IEDM 93，pp635-638)

(1)的存储单元，可以用填埋沟道构造的MOS晶体管构成。利用在器件隔离绝缘膜的锥形部分上形成的寄生晶体管，进行表面反型层的充放电，进行2值存储。

(2)的存储单元，用每一个都进行了阱隔离的MOS晶体管，把由MOS晶体管的阱电位决定的阈值当作2值数据。

(3)的存储单元，可以用SOI衬底上边的MOS晶体管构成。从SOI衬底一侧加上大的负电压，利用在硅层的氧化膜和界面部分之间的空穴的积累，借助于该空穴的放出、注入进行2值存储。

(4)的存储单元，可以用SOI衬底上边的MOS晶体管构成。MOS晶体管虽然在构造上是一个，但是却是在重叠到漏极扩散层的表面上之后形成反向导电层，实质上变成为把写入用PMOS晶体管和读出用NMOS晶体管组合成一体的构造。把NMOS晶体管的衬底区域当做浮置的节点，借助于其电位存储2值数据。

但是，(1)由于构造复杂，利用寄生晶体管，故在特性的控制性方面存在着困难。(2)构造虽然简单，但必须把晶体管的漏极、源极都连接到信号线上进行电位控制。此外，由于是阱隔离，单元尺寸大而且不能进行逐位的改写。(3)的情况下，必须从SOI衬底一侧进行电位控制，因此，不能进行逐位改写，在控制性方面有困难。(4)需要特殊的晶体管构造，此外，由于需要字线、写入位线、读出位线和清除线，故在存储单元上信号线数目增多。

发明内容