[发明专利]半导体集成电路

说明书

技术领域

本发明涉及一个具有多个供电电平并且导致逻辑电路在极低的供电电压上工作的半导体集成电路，更具体的是涉及具有一个工作电路和一个后备电路的半导体集成电路。

背景技术

近年来半导体集成电路的封装密度显著增加。在千兆位级的半导体存储器设备中，数亿半导体元件被压缩在一个单独的芯片中。在一个64位微处理器中，数百万至数千万半导体元件被压缩在一个单独的芯片中。通过元件的小型化改进了封装密度。在1吉位DRAM(动态随机访问存储器)中，已经使用栅极长度为0.15μm的MOS晶体管。在具有更高封装密度的DRAM中，会使用栅极长度为0.1μm或更低的MOS晶体管。

在这种非常小的MOS晶体管中，因产生热载流子而导致晶体管特性退化，或者因TDDB(时间相关绝缘体击穿)而发生绝缘膜击穿。当增加衬底区域或其它区域中的杂质浓度以抑制因栅极长度缩短造成的阈值电压下降时，源极和漏极的结电压下降。

为了保证这些精细元件的可靠性，重要的是降低供电电压。即，通过减弱源极和漏极之间的水平电场以防止产生热载流子，并且通过减弱栅极和体之间的垂直电场以防止TDDB。此外，降低供电电压减少了源极和体之间的结以及漏极和材料之间的结上施加的反向偏压，从而来对付击穿电压的降低。

在其市场近年来快速增长的移动信息装置中，广泛使用诸如锂离子电池的高能量密度轻型电源。由于锂离子电池的电压大约有3V，高于非常小的MOS晶体管的击穿电压。所以当锂离子电池被用于使用非常小的晶体管的电路时，有必要使用DC-DC变压器降低其电压。由于逻辑电路中使用的CMOS电路的功耗与工作频率和供电电压的平方成正比，所以降低供电电压对于减少芯片功耗有重要的意义。

为了更长时间使用移动信息装置需要高能量密度电池，高效率DC-DC变压器，和低电压集成电路。从减少LSI的功耗的角度出发，期望使用降低的供电电压，尤其是在消耗大量功率的微处理器或基带LSI中。

另一方面，移动信息装置需要诸如DRAM或SRAM(随机访问存储器)的存储器元件以及逻辑电路。在DRAM中，首要任务是保证单元中有足够的电荷以增加对软件差错的承受能力。在SRAM中，首要任务是避免当在低供电电压上工作时降低速度。所以在DRAM和SRAM中尚未象逻辑电路中那样能够显著减少功耗。当前已经实际使用了在大约1.5V的供电电压上工作的元件。

然而大约1.5V的供电电压远高于逻辑电路可以使用的低电压。为此，期望同时包含存储器电路和逻辑电路的LSI采用并且将采用根据各个电路部分提供各种供电电压的多个供电结构。

图1示出了通过把一个存储器电路和一个逻辑电路集成到一个单独芯片及其电源结构中获得的移动信息装置半导体集成电路。电源系统由一个锂离子电池1700和一个DC-DC变压器1701组成。半导体集成电路1704由一个逻辑电路1702和一个片内存储器电路1703组成。

更具体地说，锂离子电池1700的3V电压被DC-DC变压器1700转换成0.5V电压。为逻辑电路1702提供0.5V电源。另一方面，由于片内存储器电路1703通常需要1.5到2.0V或更高的供电电压进行高速操作，所以向存储器电路1703提供锂离子电池1700的3V电源。

在图1的结构中，将逻辑电路的供电电压从3V降低到大约0.5V理论上允许将操作功耗减少大约95％，因而大大减少了功耗。

然而当通常工作在从3V到2V的供电电压范围的CMOS电路的供电电压降低时，由于阈值电压其实较高，因而产生了一个问题：元件的工作速度减少或者不工作。

为了解决这个问题，在供电电压降低时降低MOS晶体管的阈值电压。例如，为了配置一个在0.5V的低供电电压上工作的逻辑电路，有必要使用一个阈值电压绝对数值大约为0.1到0.15V的MOSFET，上述阈值电压大约是常规MOSFET的阈值电压的1/3。

然而对于这种低阈值电压，如果确定一个MOSFET的子阈值特性为100mV/10(100mV/decade)，则在MOSFET关闭时泄漏电流显著增加大约三个量级。

因此在仅仅降低供电电压的方案中，可以减少工作功耗，而装置在后备状态中的功耗显著增加。所以半导体集成电路实际上不适于移动信息装置。

图2示出了一个被用来克服上述问题的已知半导体集成电路。一个供电电压变压器1801将锂离子电池1800的3V电压转换成0.5V电压以便向包含一个逻辑电路1802的半导体集成电路1805提供低到0.5V的电压，从而减少了工作功耗。