[发明专利]降低MOS共发共基电路热电子恶化效应的电压限制偏置电路

权利要求书

1.一种共发共基电路包括：

第一晶体管，具有各自的源极、漏极与栅极端子，所述第一晶体管栅极端子耦合到参考第一功率电源的一个输入信号上而所述第一晶体管源极端子耦合到所述第一功率电源；

第二晶体管，具有各自的源极、漏极与栅极端子；

所述第二晶体管源极端子和所述第一晶体管漏极端子耦合以便形成第一源极漏极连接；

第一共发共基电路输出端耦合到第二电功率电源电压；

第一电路装置，用于相对于所述第一功率电源偏置所述第二晶体管栅极电路端子如此以致所述第一晶体管操作在饱和工作范围中；和

一个电压限制电路，插入在所述第一输出端和所述第二晶体管漏极之间用于限制通过所述第一晶体管的各自的第一漏极源极电压和通过所述第二晶体管的各自的第二漏极源极电压以便不超过相应的第一最大漏极源极电压极限值和相应的第二最大漏极源极电压极限值。

2.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

至少一个附加晶体管，具有各自的源极、漏极与栅极端子，所述至少一个附加晶体管的所述漏极被耦合到所述输出端，所述至少一个附加晶体管的所述源极被耦合到所述第二晶体管的所述漏极并且所述至少一个附加晶体管的所述栅极被耦合到一种选定的基本固定的电压上。

3.如权利要求2所述的共发共基电路，其中：

选择所述选定的基本固定的电压以便限制所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压不超过所述各自的最大漏极源极电压极限值。

4.如权利要求2所述的共发共基电路，其中，所述选定的基本固定的电压是所述第二功率电源端子。

5.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

第一附加晶体管，具有各自的源极、漏极与栅极端子；

第二附加晶体管，具有各自的源极、漏极与栅极端子；

所述第二附加晶体管漏极端子被耦合到所述输出端；

所述第二附加晶体管源极端子被耦合到所述第一附加晶体管漏极端子；

所述第一附加晶体管源极端子被耦合到所述第一附加晶体管漏极端子；

所述第一附加晶体管栅极适合于耦合到一个选定的第一基本固定电压上；和

所述第二附加晶体管栅极适合于耦合到一个选定的第二基本固定电压上。

6.如权利要求5所述的共发共基电路，其中：

选择所述第一基本固定电压和所述第二基本固定电压以使所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压不超过所述各自的最大漏极源极电压值。

7.如权利要求6所述的共发共基电路，其中，所述选定的第一和第二基本固定电压其中之一适合于耦合到所述第二源极端子。

8.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

多个单独的附加晶体管，每一个都具有各自的源极、漏极与栅极端子，所述多个单独的附加晶体管插入在所述输出端和第二晶体管漏极端子之间的串联源极漏极连接中；和

所述多个单独的附加晶体管每个各自的栅极适合于耦合到一个相应的基本固定电压源，所述相应的固定电压的每一个被选择来与所述电压限制电路配合，

因此所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压没有超过所述各自的第一和所述第二最大值漏极源极电压极限值。

9.如权利要求1所述的共发共基电路，其中：

通过选择所述第一晶体管、所述第二晶体管、对所述第二源极的所述耦合、用于偏置的所述第一电路装置、所述第一漏极源极电压和所述第二漏极源极电压使所述共发共基电路定义一个电路性能特性。

10.如权利要求9所述的共发共基电路，其中，所述各自的最大漏极源极电压值定义所述第一和第二晶体管各自的第一和第二最大基极电流值。

11.如权利要求10所述的共发共基电路，其中，所述最大基极电流值定义所述电路性能特性的一个性能特性极限值。

12.如权利要求9所述的共发共基电路，其中，从包括电路增益、输出电阻与电路平均无故障时间的组中选择所述性能特性。

13.如权利要求9所述的共发共基电路，其中，所述性能特性极限值由所述最大漏极源极电压值来定义。