[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及使用体半导体实现晶体管的微细化和高性能化的半导体器件及其制造方法。

背景技术

现在，作为适合于微细化和高性能化的晶体管，在各个地方都在开发使用SOI(Silicon On Insulator，绝缘体上的硅)衬底使沟道区完全耗尽化(Fully Depleted)的MISFET。以下，把该MISFET叫做FD-SOIFET。该元件基本上被构成为具有为使将要成为沟道区的氧化膜上边的硅层完全耗尽化所必须的低杂质浓度和厚度。

在FD-SOIFET中，来自栅极电极的垂直方向的电场一部分由沟道区底部的埋入氧化膜分担，加到沟道区上的垂直方向的电场将减小一个与该部分相对应的量。作为该沟道区的垂直方向电场缓和的结果，具有这样的优点：沟道区的载流子迁移率增大，因而可以得到高的电流驱动能力。

但是，FD-SOIFET，在考虑进一步微细化的时候，缺点也多。例如，为了抑制短沟道效应必须使用非常薄的硅层的SOI衬底；当使用薄的硅层时，寄生电阻将会增大；由于沟道区上下都被热传导率比硅还小的氧化膜包围起来，在漏极附近的自加热区域中发生的热传导不好，性能劣化大等等。除此之外，还存在着这样的问题：在SOI衬底的品质和栅极绝缘膜的可靠性方面存在着缺欠，等离子体损伤大。目前SOI衬底价格高也是缺点之一。

对此，人们也在进行着企图在使用体半导体使之发挥与FD-SOIFET同样的效果的同时，解决上边所说的FD-SOIFET的缺点的尝试。具体地说，人们提出了这样的方案：试图在把沟道区作成为p型层的时候，通过采用在其下边配置归因于内建(bult in)电位而耗尽化的低杂质浓度的n^-型层的p/n^-/p构造的办法来实现模拟SOIFET(①T.Mizuno et al，：1991Symp.on VLSI Tech.P.109(1991)，②M.Miyamoto et al，：IEDM Tech.Dig.P.411(1998)，③石井、宫本：特开平7-335837号公报等)。

但是，在现有方案的模拟SOIFET中，还存在着诸多应该解决的问题，在亚微米的情况下难于得到充分的性能。就是说，在文献①～③中所示的模拟SOIFET，沟道区的深度(厚度)变得比漏极扩散层的深度还深。在进一步微细化的时候，在抑制短沟道效应方面这将成为一个大障碍。此外，当把沟道区的半导体层作成为要实现完全耗尽化元件所需要的低杂质浓度层时，栅极长度(沟道长度)变得短到亚微米时，穿通将成为问题。因此，为了防止穿通，就需要文献②、③所示的那种复杂的漏极构造。

此外，在文献②、③所示的构造的情况下，由逆向掺杂形成的源极、漏极扩散层底部会一直达到n^-型层的下边的p型层。为此，源极和漏极的结电容大，因而难于进行高速动作。

另外，在文献②、③的情况下，作为得到沟道区的p/n^-/p构造的方法，只能考虑离子注入法。但是，实际上如果想仅仅用离子注入法来得到p/n^-/p构造，则在沟道区的杂质浓度降低和薄膜化方面存在着界限。

发明内容

本发明的一个方面的半导体器件，具备：半导体衬底；在上述半导体衬底的表面上中间存在着栅极绝缘膜地形成的栅极电极；在上述半导体衬底上被形成为把上述栅极电极正下边的沟道区夹在中间地相向的源极和漏极扩散层[上述源极和漏极扩散层由低电阻区域和被形成为从该低电阻区域向上述沟道区进行扩张的比低电阻区域杂质浓度还低的低杂质浓度且浅的扩张区域构成]；在上述源极和漏极扩散层之间的上述沟道区上形成的第1导电类型的第1掺杂层；在上述第1掺杂层的下边形成的第2导电类型的第2掺杂层；和在上述第2掺杂层的下边形成的第1导电类型的第3掺杂层，其特征在于：上述第1掺杂层，其结深度被设定得与上述源极和漏极扩散层的扩张区域的结深度相同或比之还浅，上述第2掺杂层，把杂质浓度和厚度设定为使得归因于上述第1和第3掺杂层之间产生的内建电位而完全耗尽化。