[发明专利]可减少串列式ATA分离式实体层介面讯号数的电路构造及讯号编码方法

说明书

技术领域

本发明是涉及一种ATA介面的电路构造，特别是一种可减少串列式ATA分离式实体层介面讯号数的电路构造。

背景技术

近年来，由于资讯相关产业的高度发展以及人们对资讯产品运算及传输速度的要求日益增加，使得业者不断致力于各种传输介面规格的开发，就储存介面而言，由最早传输速率16MBps的ATA(Adanced Technology Attachment)介面，经不断的改良而产生传输速率33MBps(mega byte per second)的ATA33介面、传输速率66MBps的ATA66介面，乃至于ATA100及ATAl33等介面规格，但由于上述的介面规格是以并列(parallel)式的资料传输方式传输，不仅传输所需的讯号线数量较多，杂讯干扰较大，传输线的长度受较大的限制，而其传输速率的提升亦较为困难。

近来，由于各方业者不断的尝试开发，终于有串列(serial)式ATA介面规格面世，不仅使传输速率一举提升到第一代的1.5Gbps(giga bit persecond)以上，将来第二代的3.0Gbps与第三代的6.0Gbps也是指日可期，且其资料的传输只需四条讯号线，而其讯号线的长度也可大幅加长，实是一重大突破。

然而，目前串列式ATA介面规格的产品仍处于开发阶段，市面上仍以并列式ATA产品为主流，为了兼顾扩充性与适用性，业者于电脑系统的设计上仍以同时支援两种介面规格为主。

部分业者采取的解决方案是如图1所示，其主要是于其主控制芯片12(如南桥芯片)的储存媒体控制器121内增设一串列式ATA实体层(physical layerPHY)123，藉由该串列式ATA实体层123而可连接一串列式ATA装置16(如串列式ATA硬盘)，而该储存媒体控制器121则通过一IDE汇流排14而连接一并列式ATA装置18(如并列式ATA硬盘)。如此的架构虽可同时支援串列式ATA装置及并列式ATA装置，然而，串列式ATA实体层123因以高频模拟电路为主，需占用较大的面积，欲将其整合到主控制芯片12中，将导致主控制芯片12的面积过大，且其制作生产的合格率难以控制。

因此，如何针对上述习用电路架构的缺点，以及使用时所发生的问题提出一种新颖的解决方案，设计出一种简单有效的电路构造，不仅可减少连接所需的脚位，且可确保主控制芯片的合格率，有效降低成本，长久以来一直是使用者殷切盼望及本发明人欲行解决的困难点所在，而本发明人基于多年从事于资讯产业的相关研究、开发、及销售的实务经验，思及改良的意念，经多方设计、探讨、试作样品及改良后，终于研究出一种具并列式及串列式ATA介面适用的电路架构及其装置，以解决上述的问题。

发明内容

本发明所要解决的技术问题是，针对现有技术的上述不足，而提供一种不仅可减少连接所需的脚位，且可确保主控制芯片的合格率，有效降低成本的可减少串列式ATA分离式实体层介面讯号数的电路构造及讯号编码方法。

本发明的上述技术问题是由如下技术方案来实现的。

一种可减少串列式ATA分离式实体层介面讯号数的电路构造，其特征是包含有：

一并列串列转换器，分别利用一组并列讯号发送线及一组并列讯接收线连接至一储存媒体控制器，用以将来自储存媒体控制器的并列讯号转换为串列讯号，及将串列讯号转换为并列讯号而传送至该储存媒体控制器；

一锁相回路，连接该并列串列转换器，用以产生资料讯号传输所需的时脉讯号，并可将一参考时脉讯号传送至该储存媒体控制器；

至少一发送器，连接该并列串列转换器，各发送器皆可将转换为串列式的资料讯号，藉由一组串列讯号发送线传送到其连接的一串列式ATA装置；

至少一接收器，连接该并列串列转换器，各接收器皆可通过一组串列讯号接收线，将接收自所连接串列式ATA装置的资料讯号传送到该并列串列转换器，而由并列串列转换器将资料讯号转换为并列式讯号后再传送至储存媒体控制器；及

至少一OOB讯号侦测器，分别连接于各对应接收器的接收讯号线，用以侦测串列式ATA装置的运作状况，并可将侦测所得的多组讯号传送至该储存媒体控制器。

该电路构造，除上述必要技术特征外，在具体实施过程中，还可补充如下

技术内容：

其中该并列串列转换器包含一并列转串列的转换器及一串列转并列的转换器。

其中该锁相回路包含一发送锁相回路及一接收锁相回路。