[发明专利]具有单个时钟信号线的半导体存储器

说明书

技术领域

本发明涉及到一种半导体存储器，尤其是，涉及到一种双倍数据速率的同步类型半导体存储器。

背景技术

通常，大家都熟悉一种如128M的DDR-SDRAM(双倍数据速率同步动态随机存取存储器)存储器。图1A和图1B是显示该存储器电路结构概要的方框图。参考图1A和图1B，该存储器是由一个时钟信号产生部分120，一个存储单元阵列1 102-1，一个存储单元阵列2 102-2，一个数据放大器1 106-1，一个数据放大器2 106-2和一个输出电路108组成。时钟信号产生部分120从一个外部时钟信号ECLK以及一个作为信号ECLK的反向信号的ECLKB而产生内部时钟信号ICLK1和ICLK2。在存储单元阵列1 102-1和存储单元阵列2 102-2的每个存储单元中提供一个指定Y地址的列译码器(没有示出)和一个检测从存储单元读取的数据的读出放大器(没有示出)。输出电路108有一个多路复用器(MUX)110和一个输出锁存缓冲器114。

数据是从存储单元阵列1 102-1读出，然后由数据放大器106-1放大并且输出到数据总线10L上。还有，数据从存储单元阵列2 102-2读出，然后由数据放大器106-2放大并且输出到数据总线20L上。如果数据总线10L上的数据是奇数，则数据总线20L上的数据就是偶数，而如果数据总线10L上的数据是偶数，则数据总线20L上的数据就是奇数。

输出电路108的多路复用器(MUX)110，响应从时钟信号产生部分120提供的两个内部时钟信号ICLK1和ICLK2，经过数据总线Mout按顺序地将数据总线10L和20L上的数据输出给输出锁存缓冲器114。输出锁存缓冲器114，响应外部时钟信号ECLK和ECLKB，将数据从多路复用器(MUX)110输出到一个输出端Dout。在这种方式中，奇数边的数据和偶数边的数据在外部时钟信号的一个时钟周期内被输出。

图2A到图2H是显示图1A和1B中所示的常规存储器工作的时序图。如图2A和2B所示，外部时钟信号ECLK和ECLKB是提供给时钟信号产生部分120的。如图2C和2D所示，时钟信号产生部分120从外部时钟信号ECLK和ECLKB而产生内部时钟信号ICLK1和ICLK2。即，产生内部时钟信号ICLK1和ICLK2以便分别与外部时钟信号ECLK和ECLKB的上升沿或下降沿保持同步。在这种方法中，内部时钟信号具有与外部时钟信号相同的频率。内部时钟信号ICLK1和ICLK2具有大致与外部时钟信号相同的相位。

从存储单元阵列1 102-1和存储单元阵列2 102-2读出的奇数边的数据DATA1和偶数边的DTAT2由数据放大器106-1和106-2放大，而且在内部时钟信号的一个周期内分别输出到数据总线10L和20L上，如图2E和2F所示。

上述的内部时钟信号ICLK1和ICLK2提供给多路复用器(MUX)110。如图2G中所示，多路复用器(MUX)110响应内部时钟信号ICLK1的上升沿而选择数据总线10L的数据DATA1并且将其输出给输出总线Mout。接下来，多路复用器(MUX)110响应内部时钟信号ICLK2的上升沿(内部时钟信号ICLK1的下降沿)而选择数据总线20L上的数据DATA2，并且将其输出给输出总线Mout。如图2H所示，输出锁存缓冲器114，分别响应外部时钟信号ECLK和ECLKB，将数据DATA1和DATA2从输出端Dout输出。在这种方法中，两个数据DATA1和DATA2都能够在外部时钟信号的一个周期内读出。

在这样一种DDR-SDRAM中，经常使用的布局是多个存储单元阵列排列在一个芯片的两侧，而单个时钟信号产生部分120安排在芯片中间。包含多路复用器110的输出电路108是为每个存储单元阵列设置的。由时钟信号产生部分120产生的两个内部时钟信号ICLK1和ICLK2成对提供给输出电路108，如图3中所示。