[发明专利]埋入式非易失性半导体存储器单元的制造方法

说明书

技术领域

本发明涉及一种埋入式非易失性半导体存储器单元的制造方法，特别是涉及一种制造在具有至少一个高压区和一个逻辑区的半导体电路中的非易失性存储器单元的方法。

背景技术

为制造例如包括一个逻辑部分和一个高压部分的半导体电路中的埋入式或所谓的非易失性半导体存储器单元，在相应的电路部分或电路区域内要采用不同类型的晶体管，以满足不同的要求，这些要求有一部分甚至是对立的。例如晶体管在一个非易失性存储区内必须具有一个隧道层、一个电荷存储层、一个耦合层和一个控制层，以实现所谓的单晶体管或多晶体管存储单元。然而在逻辑部分或逻辑区内的晶体管只需要具有一个栅极氧化层和一个控制层，所以至少在逻辑区内必须将电荷存储层和耦合层重新除掉。

特别是在逻辑区内，这种部分除掉耦合层将会带来问题，因为在亚微米范围内的结构不再能够或者极难采用湿法化学方式构图。但是采用干法刻蚀工艺将会影响所使用的基片单晶，即由于晶体表面层的位错和杂质原子而受到影响，特别是在构成随后的栅极氧化层时会产生问题。准确地说，这种故障位置会在栅极氧化层中造成薄弱部位。

特别是逻辑区内层结构的可靠性，对耐击穿性有着最高的要求，因为它会对半导体电路的电特性造成重大影响。

发明内容

本发明的任务是，提供一种制造埋入式非易失性半导体存储器单元的方法，利用该方法可以至少在逻辑区内改善电路的可靠性。

本发明对以上任务的解决方案体现在权利要求1的措施中。

所述措施特别包括以下步骤：在基片上的一个高压区、一个存储器区和一个逻辑区内构成一个第一绝缘层，除掉所述存储器区内的第一绝缘层，在所述高压区、存储器区和逻辑区内构成一个第二绝缘层，在所述存储器区内构成和构图一个具有第三绝缘层的电荷存储层，除掉所述逻辑区内的第一至第三绝缘层以及所述电荷存储层，构成一个第四绝缘层，构成和构图一个导电控制层，所得到的埋入式非易失性半导体存储器单元在具有高压区和逻辑区的半导体电路中按以下方式构成，即特别是逻辑区内的各层和电特性完全满足最高要求。

其中优选的方法是，首先对所述电荷存储层进行构图，并且在其整个表面上构成第三绝缘层，该方法可改善电荷存储层单元的侧壁绝缘，并且改善电荷保持时间。

优选淀积出一层20至25nm厚的氧化层，在其上面采用加热法构成一层7至10nm厚的隧道氧化层。所述第一和第二绝缘层共同构成高压氧化层，用于处在高压区内的开关器件或晶体管。

可构成一个导电层或者不导电层作为所述电荷存储层，通过该方法可以实现不同类型的非易失性半导体存储器单元。

优选构成一个ONO层序作为所述第三绝缘层，这样可在易于制造的前提下实现突出的耦合特性。

除掉所述第三绝缘层和电荷存储层优选采用干法刻蚀。除掉所述第一和第二绝缘层则优选采用湿法化学刻蚀，通过刻方法特别是在逻辑区内能够以简单和低成本的方式暴露出高质量的基片表面。

采用公知的加热法构成或者淀积出一个栅极氧化层作为所述第四绝缘层，通过该方法可得到逻辑部分所必要的可靠性，使该绝缘层具有可靠的耐击穿性。

本发明的其他有利构成见其他从属权利要求所述的特征。

附图说明

下面对照附图所示实施例对本发明作进一步的说明。

图1A至图4B分别表示根据一个第一实施例，制造半导体电路的步骤的各个俯视图和剖视图；

图5A至图5B表示根据所述第一实施例，制造半导体电路的其他步骤的一个俯视图和一个剖视图；

图5C至图5E分别表示沿图5A中的剖面线C-C’，D-D’，E-E’所做的剖视图。

实施例详细描述

图1A和图1B表示的是一个半导体电路的俯视图和剖视图，所述电路具有一个高电压区或高压区HVB，一个非易失性存储器区NSB和一个逻辑区LB。根据本发明，所述非易失性半导体存储器单元是在非易失性存储器区NSB内构成的，其中同时在其他高压区和逻辑区HVB和LB中，相应的开关器件应当由高压晶体管和逻辑晶体管构成。因为该开关器件如前所述必须满足不同的要求，而且这些要求经常是对立的，所以下面描述的是一种特别有利的工艺，尤其用于实现所谓的埋入式或预埋的非易失性半导体存储器单元。本发明涉及的主要是在基片上构成的第一层，所以下面不再详细介绍形成活性区的工艺以及不同掺杂的基片区和“上层”结构的构成。