[发明专利]高耐压半导体器件

说明书

技术领域

本发明涉及一种高耐压半导体器件。

技术背景

已往的高耐压半导体器件，例如在日本国特开2000-12854号公报中记载着。该公报中所记载的高耐压半导体器件是绝缘栅型晶体管。以下，参照图12对已往的绝缘栅型晶体管进行说明。图12示意地显示了已往的绝缘栅型晶体管的剖面结构。

图12所示的绝缘栅型晶体管包括：P型半导体衬底1，形成在半导体衬底1内的包括低浓度N型杂质的漏极偏置(off set)扩散区2，埋入在漏极偏置扩散区2内的包括P型杂质的低浓度埋入扩散区3，位于漏极偏置扩散区2内的包括高浓度N型杂质的漏极扩散区4，形成在半导体衬底1内的包括高浓度N型杂质的源极扩散区5，以及包括高浓度P型杂质的接触用扩散区19。低浓度埋入扩散区3，具有给漏极印加高电压时促进漏极偏置扩散区2的耗尽化的功能。补充一下，低浓度埋入扩散区3的一部分与半导体衬底1连接着，未示。在半导体衬底1内，形成有包括P型杂质的穿通防止用扩散区20，以使它包围源极扩散区5和接触用扩散区19。穿通防止用扩散区20，提高作为MOS晶体管的活性区域的漏极偏置扩散区2和源极扩散区5之间的P型杂质浓度，以便防止发生在那个地方的穿通现象。

在半导体衬底1上，形成有膜厚度很薄的栅极氧化膜6，和膜厚度很厚的氧化膜(场氧化膜)7，氧化膜6、7中的位于漏极偏置扩散区2和源极扩散区5之间的上面的那一部分上，设置有由多晶硅形成的栅极11。补充一下，氧化膜6、7中的位于漏极偏置扩散区2和漏极扩散区4之间的上面的那一部分上，形成有漏极多晶硅电极18。形成有层间绝缘膜8，以使它包围氧化膜6、7，栅极11以及漏极多晶硅电极18。

在接触用扩散区19、源极扩散区5以及漏极扩散区4上，分别依次连接有金属电极12、13以及14。金属电极12是用来连接作为主体的P型半导体衬底1的主体用金属电极，金属电极13是用来接触源极扩散区5的源极用金属电极，金属电极14是用来接触漏极扩散区4的漏极用金属电极。在金属电极12、13、14以及层间绝缘膜8上形成有表面保护膜9，在其上面又形成有密封用树脂10。

在图12所示的绝缘栅型晶体管中，源极用金属电极13、主体用金属电极12以及低浓度P型埋入扩散区3均被给予GND电位，并且漏极用金属电极14被给予正的高电位，在栅极11上被施加控制电压。一给予栅极11阈值以上的正电位(控制电压)，栅极11正下方的半导体衬底1的表面附近就从P型反转到N型，由此产生所谓的沟道区，绝缘栅型晶体管就导通了。此时导通电流从漏极扩散区4经由漏极偏置扩散区2、和半导体衬底1表面的沟道区流到源极扩散区5。反之，如给予栅极11小于阈值的电压，则沟道区变小，绝缘栅型晶体管变为非导通。

补充一下，在本说明书中，将晶体管保持非导通状态定义为耐压，将在高偏压(例如100V以上)下保持非导通状态定义为高耐压。另外，晶体管在导通状态下的源极·漏极之间的电阻值定义为导通电阻。

下面，参照一下图13。图13显示在常温时给图12所示的高耐压半导体器件(绝缘栅型晶体管)施加高电压(600V)时的电位分布情况，用虚线表示每个电位的等电位线。补充一下，按照本案发明人所进行的模拟试验结果显示该电位分布(等电位线)。

图13所示的电位分布情况是：给P型半导体衬底1、P型低浓度埋入扩散区3以及N型源极扩散区5施加0(V)，给栅极11施加0(V)，给N型漏极扩散区4施加600(V)的情况，以虚线显示此时的等电位线。

在附图所示的高耐压半导体器件，有效利用了使漏极偏置扩散区2内完全耗尽化来确保初始耐压的所谓再冲浪(resurf)技术。下面说明其原理。

在该高耐压半导体器件工作时，一般将半导体衬底1及源极扩散层5为0(V)，给金属电极14工作所必要的漏极电压。如将其漏极电压从0(V)逐渐提高，在漏极电压较低时，由P型半导体衬底1和N型漏极偏置扩散区2的PN结所发生的耗尽层延展到半导体衬底1内和漏极偏置扩散区2内，同时由P型低浓度埋入扩散区3和漏极偏置扩散区2的PN结所发生的耗尽层，也延展到低浓度埋入扩散区3内和漏极偏置扩散区2内。在图13中，低浓度埋入扩散区3往高度方向的浓度分布为：中心部浓度高，随着从中心部向上下方向浓度变低。因此，低浓度埋入扩散区3内的往高度方向的电位，其中心部较低分布。