[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，尤其是涉及具有非易失存储器的半导体器件及其制造方法。

背景技术

闪速EEPROM(电可擦可编程只读存储器)作为可写非易失存储器，由于它的便利，所以在半导体器件中是重要的。就EEPROM而论，需要更大规模的存储容量和每单位比特较低的成本。

为了适应这种需要，重要的是着手闪速存储器单元的小型化。近来据报导，通过STI(浅沟槽隔离)技术使元件相互隔离，存储单元被小型化。这种技术例如被阐明在Nikkei Microdevice，March 2000，pp.82-86。

应用STI的闪速存储器单元能够进行小型化，同时能够避免鸟嘴问题，这种鸟嘴问题是使用已有技术中的LOCOS(硅的局部氧化)方法所形成的器件隔离结构时引起的。

应用STI的闪速存储器单元例如可以由以下所述的工序形成。

首先，如图1A所示，在硅衬底101上顺序地形成隧道氧化膜102、第一硅薄膜103和第一氮化硅薄膜104，然后在用作闪速存储器单元的沟道的区域形成掩模，然后通过腐蚀氮化硅薄膜104至硅衬底101的上层部位，形成用于STI的器件隔离凹槽105。

然后，通过CVD法在器件隔离凹槽105和氮化硅薄膜104上形成SiO₂薄膜106。然后，通过CMP法抛光SiO₂薄膜106，从第一氮化硅薄膜104的上表面去除SiO₂薄膜，在器件隔离凹槽105留下SiO₂薄膜。因此，器件隔离凹槽105和其中形成的SiO₂薄膜106能够用作STI。

然后，选择性地腐蚀第一氮化硅薄膜。然后，如图1B所示，在SiO₂膜106和第一硅膜103上顺序地形成第二硅膜107和第二氮化硅膜108。通过布图形成第一硅膜103和第二硅膜107作为浮栅。

然后，如图1C所示，将第二氮化硅膜108布图成为在器件隔离凹槽105上分离的形状。另外，在整个表面上形成第三氮化硅膜109，然后通过各向异性刻蚀对此第三氮化硅膜109进行腐蚀，并且保留在第二氮化硅膜108的侧壁上，作为侧壁隔层。

然后，如图1D所示，通过使用布图的第二和第三氮化硅膜108、109作为掩模，同时腐蚀第二硅膜107，使第二硅膜107在器件隔离凹槽105上分隔。

然后，去除第二和第三氮化硅膜108、109，在整个表面上依次形成ONO膜111和第三硅膜112。然后，将第三硅膜112布图成为控制栅的形状，并且将第二硅膜107布图成为浮栅110的形状(图1E)。

在上述工序中，使用第二氮化硅膜108以及在膜108侧壁上形成的侧壁作为掩模，对第二硅膜107进行布图的原因，是为了增加浮栅110与控制栅112之间的耦合电容。

然而，按照上述工序，用于在第二硅膜107上对第二氮化硅膜108进行布图的曝光掩模需要对准。因此，由于必须保证位移裕度，所以这种裕度使得进一步小型化难以继续下去。

发明内容

本发明的目的在于提供一种能使存储单元比已有技术更为小型化的半导体器件制造方法。

以下将说明本发明的优点。

根据本发明，在置于STI结构中的器件隔离绝缘膜之间的第一半导体薄膜上，选择性地生长第二半导体薄膜，以及生长第二半导体薄膜使其遍布器件隔离绝缘膜。在这种情况下，第一半导体薄膜和第二半导体薄膜用作闪速存储器单元的浮栅。

因此，由于与控制栅互搭的浮栅面积比与隧道绝缘膜接触的浮栅面积更宽，所以能够获得集成度更高的存储单元，并且能够形成具有高的浮栅与控制栅间耦合电容的非易失存储器单元。

由于浮栅的上部按自对准的方式成形，所以不必使用掩模来执行布图，因而不会发生位移的问题。因此，通过这种取代可使对准裕度较小，能够实现单元面积的减少。

并且，当在浮栅上形成绝缘膜，然后形成用作控制栅的膜时，对此膜进行布图时，控制栅上表面的平滑曲面上几乎不产生腐蚀残余物。因而，加工是容易的。

另外，结果用作浮栅的第二半导体膜上表面的侧面部位形成为平滑曲面，绝缘膜的膜厚度、例如浮栅上表面上形成的ONO膜变得均匀，因而能够避免施加到绝缘膜的电场聚集。结果，控制栅与浮栅之间能够保持高的绝缘耐压，可以形成具有更高可靠性的非易失存储器。