[发明专利]半导体装置及其设计方法

说明书

相关申请的交叉引用

本申请基于并要求在先的2001年3月26日递交的日本专利申请No.2001-096676为优先权，其全部内容在此引用作为参考。

技术领域

本发明涉及具有多个宏电路的半导体装置。特别涉及维持半导体集成电路内传递信号的可靠性的技术。

背景技术

由于近些年半导体制造技术的提高，将多种功能集成于单片中的系统LSI日益受到注目。

图1A为示出现有的系统LSI(即system on chip，单片式系统)的结构示意框图。如图所示，系统LSI具有在同一半导体衬底上形成的多个宏电路A1～A6。所谓“宏电路”是多个半导体元件的集合体，并且是为实现单体的特定功能而构成的电路块。具体讲，在系统LSI中有SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、CPU(中央处理单元)等的宏电路。这些宏电路A1～A6通过连接布线互连，通过协同动作而实现系统LSI的功能。

各宏电路的设计方法当然因各宏电路而异，也有一个宏电路由多个设计方法设计的场合。关于这一点利用图1B进行说明。图1B为示出图1A的宏电路A1的内部结构的框图。

如图1B所示，宏电路A1是具有与DRAM相关的功能的DRAM宏电路。DRAM宏电路A1包含有DRAM块DRAM_BLK和测试电路块TEST_BLK。DRAM块DRAM_BLK是设置实现DRAM的存储器功能的电路的区域。而测试电路块TEST_BLK是设置具有用户使用时不需要的在DRAM制造时进行测试所需要的功能的测试电路的区域。

DRAM块DRAM_BLK利用自底向上(bottom-up)法等手工设计方法设计。另一方面，同一宏电路内的测试电路块TEST_BLK，在电路结构上，没有必要必须特别以手工设计方法进行设计。于是，测试电路块TEST_BLK，例如，有时利用采用标准单元等的自动设计方法进行设计。如采用标准单元，可以得到利用RTL寄存器传送级)的电路合成及自动配置布线的版图。结果，比较只采用自底向上法设计DRAM宏电路A1可缩短设计时间。

但是，有时测试电路在进行DRAM测试时需要内部电路块。因此，测试电路块TEST_BLK通常包含电路块生成器。除了设置于测试电路块TEST_BLK内部，电路块生成器也可以利用自动设计方法设计。不过，在利用软件进行自动配置布线时，在作为程序库使用的标准单元中一般不包含延时元件。因此，为生成内部电路块所必需的延时，例如，如图1C所示，由多个反相器2串联的反相延时器实现。于是，在内部电路块的频率低之际，必需的反相器2的数目极大。结果，有时会加大DRAM宏电路的面积。另外，如采用反相器来产生延时，有时延时随电压及加工过程偏差的变化很大，难以进行正确的时钟控制。

另外，各宏电路A1～A6是通过连接布线互连。如图1A所示，在连接布线中间设置有缓冲器3。缓冲器3防止通过连接布线传送的信号波形钝化。在图1A中，在宏电路A2和宏电路A6之间存在一个尺寸很大的宏电路A1。所以，连接宏电路A2和宏电路A6的连接布线不得不远远地绕过宏电路A1。结果，信号在连接布线中传送时发生很大延时，有时系统LSI的动作可靠性恶化。并且同时，由于连接布线必须绕大弯，在连接布线多的系统LSI中，有时会成为版图布局困难的原因。这一点，有人认为如果连接宏电路A2和宏电路A6的连接布线能够在宏电路A1上通过就好了。可是，在此场合，在连接布线中间加入信号波形整形用的缓冲器就困难了。其情况如图2A所示。这是因为宏电路A1没有考虑到要在其本身上面通过的连接布线。因此，有时不能防止信号波形在通过宏电路上时发生钝化。

另外，如在宏电路上配置连接布线，如图2B所示，形成宏电路A1结构所必需的金属布线的区域必须预先做成禁止布线区域。于是，必须将从宏电路上通过的连接布线(下称“宏电路上通过布线”)配置于禁止布线区域以外的区域。于是，与禁止布线区域内的布线密度非常高相对，在其以外的区域，因为只有宏电路上通过布线通过，布线密度很低。就是说，在同一个宏电路内，布线密度疏密不均。于是，有时在金属布线层的制造工序中出现问题。例如，有可能如果针对布线密度密的区域对加工工序进行优化，疏的区域的加工精度就会恶化，而如果针对布线密度疏的区域对加工工序进行优化，密的区域的加工精度就会恶化，

发明概述

根据本发明的一个方面的半导体装置包括：具有第一功能的第一半导体电路；

具有与上述第一功能不同的第二功能的第二半导体电路；以及