[发明专利]半导体存储装置

说明书

技术领域

本发明涉及具有SRAM(静态随机存取存储器)型存储器单元的半导体存储装置，特别涉及提高了软件容错能力的半导体存储装置。

背景技术

近来，在电子机器超薄超小型化的同时，对快速实现机器的功能提出了更高的要求。现在，在这样的电子机器中搭载微机已是不可缺少的事情，在该微机的构成中，必需安装大容量的高速存储器。此外，在个人计算机快速普及和高性能的基础上，为了实现高速处理，要求大容量的高速缓冲(cache)存储器。

作为RAM，一般使用DRAM(动态RAM)和SRAM，但对于象上述高速缓冲存储器那样需要高速处理的部分，通常使用SRAM。SRAM作为其存储器单元的结构，已知的有由4个晶体管和2个高阻抗元件构成的高阻抗负载型和由6个晶体管构成的CMOS型。特别是CMOS型的SRAM，因其数据保持时的漏电流非常小，可靠性高，所以变成现在的主流RAM。

图10是先有的CMOS型SRAM存储器单元的等效电路图。在图10中，PMOS晶体管P1和NMOS晶体管N1构成第1CMOS反相器，此外，PMOS晶体管P2和NMOS晶体管N2构成第2CMOS反相器，在第1和第2CMOS反相器之间，输入输出端子以互补的形式连接。

即，由这些MOS晶体管P1、P2和N1、N2构成触发器电路，在图10中，对于既是上述第1CMOS反相器的输出又是第2CMOS反相器的输入的存储节点NA和既是上述第2CMOS反相器的输出又是第1CMOS反相器的输入的存储节点NB，可以进行逻辑状态的写入和读出。

此外，NMOS晶体管N3和N4分别起存取门的作用，NMOS晶体管N3的栅极与字线WL连接，源极与上述存储节点NA连接，同时，漏极与与正相位线BL1连接。此外，NMOS晶体管N4的栅极与上述字线WL连接，源极与上述存储节点NB连接，同时，漏极与与反相位线BL1连接。

即，根据字线WL、正相位线BL和反相位线BLB的选择，可以读出存储节点NA或NB保持的存储值。

图11是表示图10所示的先有的SRAM存储器单元的设计构成例的图。如图11所示，1个SRAM存储器单元在半导体衬底上形成的N型阱区NW和P型阱区PW上形成。而且，等效电路所示的PMOS晶体管P1和P2在同一N阱区NW内形成，NMOS晶体管N1～N4在同一P阱区PW内形成。

在图11中，PMOS晶体管P1将利用注入P型杂质形成的P+扩散区FL100和FL110分别作为源极区和漏极区，将上述P+扩散区FL100、FL110和多晶硅布线层PL110之间的区域作为栅极区。同样，PMOS晶体管P2将利用注入P型杂质形成的P+扩散区FL100和FL120分别作为源极区和漏极区，将上述P+扩散区FL100、FL120和多晶硅布线层PL120之间的区域作为栅极区。即，PMOS晶体管P1和P2共有作为源极区的P+扩散区FL100。

此外，在图11中，NMOS晶体管N1将利用注入N型杂质形成的N+扩散区FL200和FL210分别作为源极区和漏极区，将上述N+扩散区FL200、FL210和多晶硅布线层PL210之间的区域作为栅极区。同样，NMOS晶体管N2将利用注入N型杂质形成的N+扩散区FL200和FL220分别作为源极区和漏极区，将上述N+扩散区FL200、FL220和多晶硅布线层PL120之间的区域作为栅极区。即，PMOS晶体管N1和N2共有作为源极区的N+扩散区FL200。

此外，NMOS晶体管N3将利用注入N型杂质形成的N+扩散区FL230和FL210分别作为源极区和漏极区，将上述N+扩散区FL230、FL210和多晶硅布线层PL140之间的区域作为栅极区。即，NMOS晶体管N1和N3共有作为漏极区的2+扩散区FL210。

此外，NMOS晶体管N4将利用注入N型杂质形成的N+扩散区FL240和FL220分别作为源极区和漏极区，将上述N+扩散区FL240、FL220和多晶硅布线层PL130之间的区域作为栅极区。即，NMOS晶体管N2和N4共有作为漏极区的N+扩散区FL220。

进而，在上述构成中，多晶硅布线层PL110起连接PMOS晶体管P1和NMOS晶体管N1的栅极的连接线的作用，多晶硅布线层PL120也一样，起连接PMOS晶体管P2和NMOS晶体管N2的栅极的连接线的作用。