[发明专利]芯片层叠型半导体装置

说明书

技术领域

本发明涉及半导体芯片周边的配线技术，特别涉及作为把多个半导体芯片层叠为多层的多层构造的半导体装置的层叠半导体封装的配线设计。

背景技术

在半导体装置中，如图17所示，有由把半导体芯片层叠为多层的构造组成的层叠半导体封装，即所谓的多芯片封装101。该封装101，作为半导体芯片，例如是把多个存储器芯片105层叠为4层构成。

举一例具体地说明封装101的制造工序的概略。首先，在多片芯片安装基板104上，通过倒装片法各安装1片芯片105。以下，在1片中间基板103上，通过层叠多片安装有芯片105的芯片安装基板104，构成1个系统块102。接着，在把4个块102层叠为4层后，封装它作为1个模块形成。由此，得到所希望的封装101。

一般，在各芯片安装基板104上，设置有沿着基板厚度方向贯通设置的未图示的芯片连接用通路端子，和与各芯片105具有的未图示的焊盘之间电气连接的未图示的芯片连接用配线。此外，在各中间基板103中，形成有未图示的同一图形的通路和配线。由此，被安装在芯片安装基板104上的各芯片105，在每个块102中作为一个单位集成起来模块化。

在此，为了使可以存储到封装101全体中的数据量增大，例如假设增大每个块102可以独立存储的数据量。这种情况下，需要把各芯片105具有的未图示的多条数据引脚，在每个块102上各自引出到未图示的外部连接端子。因此，必须把芯片连接用配线的配线图案，分别形成在每层的芯片安装基板104上。

以下，参照图18～图21，简单地说明在各层上分别电气连接各芯片105的数据引脚106、形成在各芯片安装基板104a～104d上的第1～第4的4个芯片连接用通路端子107a～107d，以及被形成在各中间基板103a～103d上的第1～第4的4个层间连接用通路端子108a～108d的配线图案。图18～图21分别简化示出了第1层～第4层的各块102a～102d的构成。此外，在图18～图21中，假设内侧的双点划线分别表示第1层～第4层的各芯片安装基板104a～104d，外侧的双点划线分别表示第1～第4层的各中间基板103a～103d。

在各芯片安装基板104a～104d上，与各芯片105的各数据引脚106的每一条选择性电气连接的第1～第4的4个芯片用通路端子107a～107d，相对各芯片105的安装位置分别设置在规定的位置。同样，在各中间基板103a～103d中，与各芯片105的各数据引脚106的每一条选择性电气连接的第1～第4的4个层间连接用通路端子108a～108d，分别被设定在规定的位置上。这些第1～第4的各层间连接用通路端子108a～108d，分别一一对应地与第1～第4的各芯片连接用通路端子107a～107d电气连接。

具体地说，第1～第4的各层间连接用通路端子108a～108d被设置成分别沿着各块102a～102d的层叠方向连续连接于第1～第4的各芯片连接用通路端子107a～107d。由此，各层间连接用通路端子108a～108d，经由各芯片连接用通路端子107a～107d，各自与各数据引脚106电气连接。但是，在图18～图21中，各芯片连接用通路端子107a～107d，和各层间连接用通路端子108a～108d在图中有意地相互错开，使得可以容易理解它们之间的配线状态。与此同时，在图18～图21中，各芯片连接用通路端子107a～107d，和各层间连接用通路端子108a～108d的电气性的连接，假设分别用虚线表示。

此外，实际上，各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d，在各层的存储器芯片105具有的全部的数据引脚106的每1条上，分别各设置4个。但是，为了理解上述的配线状态，说明相对1条数据引脚106的各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d的电气连接状态就足够了。因而，各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d只分别图示各4个，其它的图示省略。

如上所述，各芯片105的各数据引脚106，需要分别独立引出到外部端子。可是，各中间基板103a～103d的通路或者配线全部形成为同一图案。因而，在各层的芯片105的各数据引脚106中，例如用同一地址管理的进行数据的输入输出的数据引脚106a，在每层上需要与分别不同的芯片连接用通路端子107a～107d电气连接。