[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明是有关由双存储单元所构成的非易失性半导体存储装置，该双存储单元具备由1个字栅和2个控制栅来控制的2个非易失性存储元件。

现有技术

作为非易失性半导体装置，现在已经有MONOS(Metal-Oxide-Nitride-Oxide-Semiconducor或者Subserate)型，这种MONOS非易失性半导体装置的槽道和栅之间的栅绝缘层由氧化硅膜、氮化硅膜以及氧化硅膜的叠层体构成，电荷被氮化硅膜俘获。

这种MONOS非易失性半导体存储装置，公布在文献(Y.Hayashi，et al，2000 Symposium on VLSI Technology Digest of TechnicalPapers p.122-p.123)中。文中明确指出，具有2个由1个字栅和2个控制栅控制的非易失性存储元件(也称为MONOS存储元件或单元)的双MONOS快速存储单元，即，1个快速存储单元具有2个电荷俘获点。

将这种结构的多个双MONOS快速存储单元，分别按行方向和列方向排列，则构成存储单元阵列区。

为了驱动这种双MONOS快速存储单元，需要两条位线、一条字线和两条控制栅线。但是，当驱动多个双存储单元时，即使控制栅不同，在设定为相同电位的情况下，也可以共同连接这些线。

这种快速存储器的工作，包括数据的消除、编程及读出。数据的编程及读出，通常是用8位或者16位的选择单元(被选择的非易失性存储元件)同时施行。

这里，MONOS快速存储器，是将相互元件不被分离的多个双MONOS快速存储单元与一条字线相连接。在某特定选择单元上进行数据编程时，不仅要设定拥有该选择单元的双MONOS快速存储器的电压，还要适当地设定与此相接邻的双MONOS快速存储单元的电压。

这里，这种非易失存储器，数据扰乱是其需要解块的课题。所谓数据扰乱，是指在选择单元的控制栅线、位线上加高电位，进行数据编程或消除时，通过共用的配线，使高电位也被加到非选择单元上，这种状况在每次编程或消除时，都反复出现，结果使非选择单元(非选择的非易失性存储元件)被编程或消除，从而扰乱了非选择单元的数据。

为了防止这种事态的发生，则在控制栅线上设置选择栅电路，可以只向选择扇区内的单元外加高电位，而不向非选择扇区内的非选择扇区的单元外加高电位。

但这样一来，因选择栅电路占有面积，而防碍了存储单元高集成化。另外，当因选择栅发生电压下降时，为了向选择扇区的单元供给高电位进行编程，则还必须补加供给电压的下降部分。其结果，有碍于进行低电压驱动，特别不适合用于象便携式设备那样的谋求低消耗功率的设备。

另外，如上所述，即使只向选择扇区内外加高电位，高电位也被外加到选择扇区内的非选择单元上，特别在数据消除时，也不能防止由选择扇区内的非选择单元所造成的数据扰乱。

发明内容

本发明旨在提供当用选择单元进行编程或消除时，除可以避免产生非选择扇区中的非选择单元数据扰乱以外，还可以避免选择扇区中的非选择单元的数据扰乱，并且不需要控制栅线的选择栅电路，而能够高集成化的非易失性半导体存储装置。

本发明的其它目的在于，提供因不需要控制栅线的选择栅电路，而避免电压下降，能够降低功率消耗的非易失性半导体装置。

本发明的另1个目的在于，提供通过缩短控制栅线，降低负载，能实现数据读出高速化，并降低功率消耗的非易失性半导体装置。

有关本发明的一种模式的非易失性半导体装置，其特征在于：具有将多个拥有由1个字栅和第1、第2控制栅控制的第1、第2非易失性存储元件的双存储单元分别在行方向和列方向排列而构成的存储单元阵列区；

驱动上述存储单元阵列区内的上述多个双存储单元的各自的上述第1、第2控制栅的控制栅驱动部，

上述存储单元阵列区，具有按上述行方向分割的多个扇区，

上述多个扇区，各自具有按上述列方向分割的多个块区，

上述控制栅驱动部，具有与上述多个块区的每1个分别相对应的多个控制栅驱动器，上述多个控制栅驱动器，能够将各自对应的1个块区内的上述第1、第2控制栅电位独立于其它块区进行设定。