[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，其包含：

非易失性存储体，其具有第1读取时间；

随机存取存储体，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；

电路，其与前述非易失性存储体及前述随机存取存储体结合，并包含一控制电路，用于控制对前述随机存取存储体及前述非易失性存储体的存取；及

多个输入输出端子，与前述电路结合。

2.根据权利要求1的半导体存储装置，其中通过前述输入输出端子对前述非易失性存储体进行的存取通过前述随机存取存储体来进行。

3.根据权利要求1的半导体存储装置，其中对前述半导体存储装置投入工作电源的初期中，前述非易失性存储体的一部分的存储数据传送到前述随机存取存储体的第1区域而被存储在该第1区域。

4.根据权利要求3的半导体存储装置，其中通过前述输入输出端子对前述非易失性存储体进行的存取，是对前述随机存取存储体的前述第1区域进行的。

5.根据权利要求4的半导体存储装置，其中前述控制电路具有一电路，存储因对前述随机存取存储体的前述第1区域存取而数据重写所产生的地址，且

可在预定的时间将前述第1区域的重写所产生的地址的数据写回到前述非易失性存储体中。

6.根据权利要求1的半导体存储装置，其中前述随机存取存储体具有：

第1区域，在该区域中，前述非易失性存储体的一部分的存储数据被传送复制，为前述非易失性存储体的存取的缓冲区；及

第2区域，其为来自前述半导体存储装置的外部的存取所用的工作区域。

7.根据权利要求1的半导体存储装置，其中前述随机存取存储体是时钟同步型DRAM，通过前述时钟同步型DRAM的接口经由前述输入输出端子进行从前述半导体存储装置的外部到前述非易失性存储体及前述随机存取存储体的存取。

8.根据权利要求1的半导体存储装置，其中前述非易失性存储体为NAND型闪存器，且

前述随机存取存储体为时钟同步型DRAM。

9.根据权利要求1的半导体存储装置，其中前述半导体存储装置为多芯片存储模块，包含第1半导体芯片、第2半导体芯片及第3半导体芯片，

前述第1半导体芯片包含前述非易失性存储体，前述第2半导体芯片包含前述电路，前述第3半导体芯片包含前述随机存取存储体。

10.根据权利要求1的半导体存储装置，其中前述电路包含静态随机存取存储体，

通过前述静态随机存取存储体的接口经由前述输入输出端子进行对前述非易失性存储体及前述随机存取存储体的存取。

11.根据权利要求1的半导体存储装置，其中前述随机存取存储体为动态随机存取存储体，

通过前述输入输出端子对前述动态随机存取存储体所进行的存取中，对前述动态随机存取存储体的更新被隐藏。

12.根据权利要求10的半导体存储装置，其中前述半导体存储装置为多芯片存储模块，在其基板上安装并封装有第1半导体芯片、第2半导体芯片、第3半导体芯片及第4芯片，

前述第1半导体芯片包含前述非易失性存储体，前述第2半导体芯片包含前述电路，前述第3半导体芯片包含前述随机存取存储体的一部分，且前述第4芯片包含前述随机存取存储体的另一部分。

13.一种半导体存储装置，其包含：

闪存器；

DRAM；

控制电路，其与前述闪存器及前述DRAM结合，且控制对前述DRAM及对前述非易失性存储体进行的存取；及

多个输入输出端子，其与前述电路结合；其中

通过前述输入输出端子对前述闪存器所进行的存取经由前述DRAM而进行。

14.根据权利要求13的半导体存储装置，其中在对前述半导体存储装置从外部投入工作电源的初期中，前述闪存器的一部分的存储数据被传送到前述DRAM的第1区域而被存储在该第1区域。

15.根据权利要求14的半导体存储装置，其中前述控制电路具有一电路，存储因对前述第1区域从外部存取而造成的数据的更新所产生的地址，

可在预定的时间将前述第1区域的更新所产生的地址的数据写回到前述非易失性存储体中。