[发明专利]半导体存储装置

说明书

技术领域

本发明涉及包含多个不同种存储体的复合型存储体半导体装置，并涉及其组合、其控制方法、还涉及多芯片模块的安装构造。

背景技术

本说明书中参照到的文献的列表如下，文献的参照以文献号码为准。[文献1]：LRS1337 Stacked Chip 32M Flash Memory and 4MSRAM Data Sheet([2000年4月21日检索]、因特网<URL：http：∥www.sharpsma.com/index.html>)、[文献2]：特开平5-299616号公报(对应欧洲专利公开公报566，306号、1993年10月20日)、[文献3]：特开平7-146820号公报、[文献4]：特开2001-5723号公报。

[文献1]揭示一种复合型半导体存储体，其闪存器(flash memory)(32M bit容量)及SRAM(4M bit容量)通过堆栈芯片被一体密封在FBGA型封装体中。闪存器及SRAM对在FBGA型封装体的输入输出电极其地址输入端子及数据输入输出端子共通化。但各控制端子各自独立。

[文献2]的图17揭示一种复合型半导体存储体，其中闪存器芯片及DRAM芯片一体密封在引线框型封装体中。又，图1中，其闪存器及DRAM对在封装体的输入输出电极的地址输入端子、数据输入输出端子及控制端子被共通化而输入输出。

[文献3]的图1显示一种统，其由作为主存储装置的闪存器、快取存储体、控制器及CPU所构成。

[文献4]的图2显示为一种半导体存储体，其由闪存器、DRAM及传送控制电路所构成。

本发明人等在本发明之前曾对移动电话及其所使用的闪存器及SRAM的1封装体中所安装的存储模块进行研究。

移动电话所处理的应用程序、数据、工作区随着移动电话的附加功能(音乐或游戏等配送等)的增加而增大，可预见将需要存储容量更大的闪存器或SRAM。再者，最近移动电话的高功能化非常普遍，大容量存储体的需求因而提高。

目前，移动电话所用的闪存器采用称为NOR方式的存储体阵列方式的NOR型闪存器。NOR方式降低存储单元阵列的寄生电阻的阵列方式，其对并联连接的存储单元以2个中1个的比例设置金属位线接点，以求低电阻化。因此读取时间约80ns，与大容量中速SRAM的读取时间大致相同。但是，相反地，由于必须对每2个存储单元设置1个接点，故接触部占芯片面积的比例高，每1位的存储单元的面积大，无法应付大容量化的要求。

代表性大容量闪存器中有存储体阵列使用AND方式的AND型闪存器及使用NAND方式的NAND型闪存器。这种闪存器对16～128个存储单元设置1个位线接点，故可实现高密度的存储体阵列。因此，每1位元的每一存储单元的面积可小在NOR型FLASH，可符合大容量化的需求。但是，相反地，输出最初的数据为止的读取时间约25s到50μs，较慢，难以与SRAM取得匹配性。

闪存器即使在电源切断时也可保持数据，但SRAM为了在移动电话电源切断之时也可保持数据而连接到电源。为了长期保持数据，SRAM的数据保持电流越小越好。但是，大容量SRAM有存储体容量越大数据保存电流越大的问题，且栅极漏电流增大会造成数据保持电流增加等问题。这是由于为了得到大容量SRAM，使用细微加工将MOS电晶体的氧化绝缘膜薄膜化，使得隧道电流从栅极流到基板，导致数据保持电流增加的缘故。如此可得知，在SRAM的大容量化的同时要降低数据保持电流，越来越困难。

发明内容

因此，本发明的目的之一即为得到存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。

本发明的代表性手段的一例下所示。即，构成一种半导体存储装置，其包含非易失性存储体，其具有第1读取时间；随机存取存储体RAM，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；电路，其与前述非易失性存储体及前述随机存取存储体结合，并包含一控制电路，用于控制对前述随机存取存储体及前述非易失性存储体的存取；及多个输入输出端子，与前述电路结合。

此时，控制电路只要进行控制，事先将闪存器的数据的至少一部分从非易失性存储体传送到DRAM即可。对非易失性存储体的写入在先写入RAM后，在从半导体装置外收到存取要求时，再将RAM的写入非易失性存储体即可。再者，控制电路也可进行控制，以从半导体装置外隐藏RAM为DRAM时的更新。

附图的简单说明

图1所示为使用了本发明的存储模块的构成图。

图2所示为显示图1的CHIP2的一例的区块图。