[发明专利]栓塞金属层的形成方法

说明书

(1)技术领域

本发明有关一种栓塞金属层的形成方法，特别是有关于一种钨栓塞的形成方法。

(2)背景技术

随着集成电路的密度不断地扩大，为使芯片(chip)面积保持一样，甚至缩小，以持续降低电路的单位成本，唯一的办法，就是不断地缩小电路设计规格(design rule)，以符合高科技产业未来发展的趋势。随着半导体技术的发展，集成电路的元件的尺寸已经缩减到深次微米的范围。当半导体连续缩减到深次微米的范围时，产生了一些在制程微缩上的问题。

在集成电路的制造技术中，氮化钛层的应用是众所周知的事。氮化钛层在集成电路的制程中最常被应用作为阻障层或是黏着层。当作为阻障层时，氮化钛层是被沉积在一导体金属层及一杂质掺杂的硅层或一杂质掺杂的硅半导体层之间。此时氮化钛层为一阻障以阻止导体金属层及杂质掺杂的硅层或杂质掺杂的硅半导体层之间的异质内扩散(Interdiffusion)及尖峰现象(Spiking)。氮化钛层因此十分适合在集成电路制程中被应用作为阻障层。另外一方面，作为黏着层时，集成电路中的氮化钛层通常为线性层并被沉积在作为导电接触或导电镶入层覆毯式钨层之下。

当氮化钛层的阻障层的特性普遍应用于集成电路的制程中时，在集成电路的制程中沉积氮化钛层的方法并非完全没有困难。尤其是当集成电路元件的尺寸不断微小化，氮化钛层沉积处的深宽比不断增加，以传统的物理气相沉积法(PVD)中的溅镀法来沉积具良好阶梯覆盖性质的氮化钛层已是越来越困难的事。这是由于物理气相沉积法(PVD)的沉积特性所致。物理气相沉积法(PVD)的沉积特性将使得氮化钛层在集成电路中的具有高深宽比的孔洞中，仅在有限的侧壁及底部上具有覆盖性。

为了解决以物理气相沉积法(PVD)中的溅镀法沉积氮化钛层在阶梯覆盖性质上的限制，以化学气相沉积法(CVD)沉积氮化钛层便被提出作为另一种选择。以化学气相沉积法(CVD)在高深宽比的孔中沉积氮化钛层具有优良的阶梯覆盖性质，这是因为化学气相沉积法(CVD)是以表面扩散沉积现象来进行沉积的缘故。虽然化学气相沉积法(CVD)可在高深宽比的孔中沉积具有良好的阶梯覆盖性质的氮化钛层，以化学气相沉积法(CVD)在集成电路中沉积氮化钛层亦不是完全没有缺点。尤其是在550℃的下以低压化学气相沉积法(CVD)沉积氮化钛层是困难的一件事。相同地，以金属有机化学气相沉积法(MOCVD)沉积具有低电阻值及低杂质浓度的氮化钛层亦是困难的一件事，其中，以金属有机化学气相沉积法(MOCVD)沉积氮化钛层时产生的杂质以碳、氧及氢为主。这些杂质增加了后续制程的困难度，例如，沟填制程(gap fill)。

一般而言，在钨制程中必须先依序形成一钛层与一氮化钛层以当成一阻障层。接着再以等离子体处理氮化钛层，之后进行钨制程。然而，当使用传统的等离子体处理制程处理介层洞中的阻障层的表面时，将会产生方向性的问题，亦即传统的等离子体处理制程无法全面性的处理阻障层，使得介层洞的侧壁上的氮化钛层常无法完全处理。若是氮化钛层是藉由金属有机化学气相沉积法(MOCVD)所形成，则所形成的氮化钛层将会残留挥发性溶剂于其中，进而导致在侧壁上的未处理完全的氮化钛层会在钨制程中产生「出气」现象(out gasing)。上述的原因在于金属有机化学气相沉积法(MOCVD)的先驱物通常为TDMAT和TDEAT，其于热分解制程后，在氮化钛层中将产生碳、氢的副产品。传统中用以解决上述问题的方式，是藉由使用氮(N2)和/或氢(H2)的等离子体处理，来减少在氮化钛层中副产品的含量、以及电阻系数的降低、和水气的吸收。

但是，对深度较深的介层洞，也就是说，介层洞有较大的深宽比的非等向性等离子体处理，是无法有效地去除在介层洞/接触窗侧壁残留的副产品。因此，由于介层洞/接触窗侧壁和顶部副产品的含量不同，造成后续制程中，在经处理/未处理的CVD氮化钛障壁层上，金属沉积的不同速率，亦即产生成核选择比。如图1所示，成核选择比通常为介层洞侧壁的金属成核厚度(未经等离子体处理)与介层洞顶部的成核厚度(经等离子体处理)的比值(b/a)。传统的成核选择比约为40-60％或是50-70％，其主因在于等离子体制程无法处理介层洞侧壁而导致成核址不足或是不连续。