[发明专利]时钟同步延迟控制电路

权利要求书

1.一种存储器系统，其特征在于，包含

多个存储器；

控制所述存储器的控制器；

相对于所述控制器输出的外部时钟信号具有与所述存储器相同的存储容量的虚拟存储器；

第1配线，使外部时钟信号从所述控制器提供到所述存储器的延迟时间等于该外部时钟信号从所述控制器提供到所述虚拟存储器的延迟时间；

数据总线，以与外部时钟信号具有特定的相位关系的内部时钟信号同步的方式将数据从一个所述存储器提供给所述控制器；

第2配线，将来自所述虚拟存储器的外部时钟信号作为返回时钟信号送回所述控制器；

其中，数据从一个所述存储器提供到所述控制器受到的时间延迟等于返回时钟信号从所述虚拟存储器提供到所述控制器的延迟时间，所述控制器与返回时钟信号同步地接收该数据。

2.根据权利要求1所述的存储器系统，其特征在于，在所述多个存储器中的每一个具有多个含延迟单元的延迟阵列，每一所述延迟单元包含：

前向脉冲延迟电路，使前向脉冲延迟预定时间，并将该延迟的前向脉冲提供给后续延迟单元；

后向脉冲延迟电路，使后向脉冲延迟所述预定时间，并将该延迟的后向脉冲提供给前面的延迟单元；

状态保持部，在没有内部时钟信号输入所述延迟单元时收到前向脉冲则置位，而在内部时钟信号输入所述延迟单元时收到后向脉冲则复位；

其中，所述前向脉冲输入第1延迟单元，由一个最靠近该第1延迟单元且其状态保持部被内部时钟信号脉冲复位的延迟单元产生所述后向脉冲的前缘，所述后向脉冲则由第1延迟单元产生。

3.根据权利要求2所述的延迟阵列，其特征在于，由一个最靠近第1延迟单元且其状态保持部在内部时钟信号脉冲停止供给所述延迟单元时被复位的延迟单元产生所述后向脉冲前缘以外的信号边缘。

4.根据权利要求1所述的存储器系统，其特征在于，所述多个存储器单元的每一个具有时钟控制电路，所述时钟控制电路包含：

多个串联的延迟单元，每一个单元包含前向脉冲延迟电路，使前向脉冲延迟预定时间，并将该延迟的前向脉冲提供给后续延迟单元；后向脉冲延迟电路，使后向脉冲延迟所述预定时间，并将该延迟的后向脉冲提供给前面的延迟单元；状态保持部，在没有内部时钟信号输入所述延迟单元时收到前向脉冲则置位，而在内部时钟信号输入所述延迟单元时收到后向脉冲则复位；其中，所述前向脉冲输入第1延迟单元，由一个最靠近该第1延迟单元且其状态保持部被内部时钟信号脉冲复位的延迟单元产生所述后向脉冲的前缘，所述后向脉冲则由第1延迟单元产生；

具有延迟时间D1的缓冲器，该缓冲器从外部时钟信号产生所述内部时钟信号；

第1延迟电路，使内部时钟信号脉冲延迟时间A，并将该延迟的脉冲作为前向脉冲提供给第1延迟单元；

第2延迟电路，使第1延迟单元输出的后向脉冲延迟时间D2，并将该延迟的后向脉冲作为校正的内部时钟信号提供；

其中，时间D1、时间D2和时间A的关系为A＝D1+D2。

5.根据权利要求4所述的时钟控制电路，其特征在于，还包含控制脉冲产生电路，产生控制脉冲，在内部时钟信号输入所述延迟单元的时刻与前向脉冲提供到第1延迟单元的时刻的期间内，使每一延迟单元的所述前向脉冲延迟电路初始化。

6.根据权利要求4所述的时钟控制电路，其特征在于，还包含控制装置，在最后的延迟单元输出前向脉冲时，防止第1延迟单元输出的后向脉冲通过所述第2延迟电路，从而从所述第2延迟电路提供内部时钟信号脉冲，而不是后向脉冲。

7.根据权利要求6所述的时钟控制电路，其特征在于，所述控制装置在第2延迟电路输出内部脉冲时钟信号后，根据第1延迟单元输出的后向脉冲使所述第2延迟电路初始化。

8.根据权利要求4所述的时钟控制电路，其特征在于，所述延迟单元位于所述缓冲器和所述第2延迟电路之间，所述第1延迟电路包含与所述缓冲器中的图案相同且布线图案从所述缓冲器延伸到所述延迟单元的第1组图案，以及与所述第2延迟电路中的图案相同且布线图案从所述延迟单元延伸到所述第2延迟电路的第2组图案。