[发明专利]时钟同步延迟控制电路

说明书

本发明申请是1997年4月23日提出的、申请号为97 1 10801.3的、名称为“时钟同步延迟控制电路”的分案申请。

技术领域

本发明涉及一种用延迟阵列，对CPU发生的外部时钟的定时和存储器(IC)内部使用的内部时钟的定时进行控制的控制电路。

背景技术

最近，使用存储器、使其与时钟同步进行数据传送，从而实现高速数据传送的应用情况正在增加。例如，使用同步DRAM之类的时钟同步型DRAM，使其分别与100MHz和250MHz的时钟同步，然后在与CPU等部件之间进行数据的发送接收。

在这样的使其与时钟同步，然后在部件之间进行数据发送接收的系统中，会产生一个问题，那就是CPU等部件给予存储器的外部时钟和该存储器内部所生成的内部时钟之间会有微小的时间差，即有偏离。

例如，使用100MHz的外部时钟时，由于1个周期是10毫微秒，所以如果在外部时钟和内部时钟间有1毫微秒的偏差，则这一偏差相当于1个周期的时间的10％，将会妨碍高速同步控制。

特别是由存储器向其它部件传送数据时，外部时钟和和内部时钟的偏离将直接影响到存储器数据的输出时间，使数据传送时间变慢。

图48表示使用高速时钟进行同步控制的系统之一例。另外，图49是表示图48的系统中的外部时钟和内部时钟的关系图。

例如，由CPU12所生成的外部时钟CK输入至存储器(同步DRAM等的时钟同步型DRAM)11上。外部时钟CK经由缓冲器13变换成内部时钟CLK，内部时钟CLK供给输入电路14、输出电路15及写入读出电路16等，控制数据的输入输出动作。

由于内部时钟CLK是通过将外部时钟CK作为触发信号、由缓冲器13生成的，所以在外部时钟CK和内部时钟CLK之间必然存在偏离。

由于控制存储器11内部动作的是内部时钟CLK，所以，在存储器11和其它部件(CPU12等)进行数据的发送接收时，有必要估算到外部时钟CK和和内部时钟CLK之间偏离的定时设定。但是，估算了这一偏离的定时设定，将使数据的传送速度变慢，这一点已如上面所述。

为此，最近正进行技术开发以消除这一偏离。下面，说明现阶段该技术的二个例子。

第一个是采用PLL(Phase-Locked Loop：锁相环路)的技术。这种技术是通过PLL检出偏离的宽度，设法使这一偏离变为零。此外，由于这一技术要对内部时钟施加反馈，所以，当加到存储器上的外部时钟的频率总是一定且不会中断时，这一技术是有效的。

第二个是一种基于所定的原理，构成生成与外部时钟一致的补偿内部时钟的电路的技术。外部时钟的频率有变化，或外部时钟即使中断，这一技术能马上对应这些情况使外部时钟和内部时钟一致，所以，这一技术被认为是很有前途的。

下面，详细说明上述第二种技术。

首先，一边参照图50，一边就该技术的原理作一说明。

设外部时钟CK和内部时钟CLK的偏离的宽度(延迟量)为D1、外部时钟CK和内部时钟CLK的周期为T。这里，在从内部时钟CLK的第一个脉冲产生的时刻(前沿时刻)起经过了时间A的时刻，使产生延迟模仿脉冲FCL。这时，从延迟模仿脉冲FCL产生的时刻至内部时钟CLK的第二个脉冲产生的时刻为止的时间定为Δ。另外，复制这一时间Δ，使在由延迟模仿脉冲FCL产生的时刻起、经过2×Δ时间后的时刻上产生延迟模仿脉冲RCL。于是，从延迟模仿脉冲RCL产生的时刻起经过时间A后的时刻就与内部时钟CLK的第三个脉冲产生的时刻一致。

其中，假定(A+W)＜T。W是延迟模仿脉冲FCL、RCL的宽度。

这里，假定从延迟模仿脉冲RCL产生的时刻起至外部时钟CK的第三个脉冲产生的时刻为止的时间为D2的话，则如果能使延迟模仿脉冲RCL仅延迟时间D2，就可得到与外部时钟CK的的定时相一致的补偿内部时钟CK’。也就是说，形成能产生延迟量A、(2×Δ)、D2的延时电路，并使内部时钟CLK刚好推迟时间A+(2×Δ)+D2的话，就会得到与外部时钟CK的定时一致的补偿内部时钟CK’。由图50显然可知存在A＝D1+D2这一关系，所以，延迟量D2可由A及D1求得。