[发明专利]高集成度积层基材制造方法

说明书

技术领域

本发明涉及一种积层基材(laminated substrate)结构及其制造方法，特别涉及一种封装基材或是印刷电路板结构及其制造方法。

背景技术

由于电子科技的进步及需求，各种电子相关产品无不向小型化、高密度化的方向研发。以封装的领域而言，球格数组封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)等技术的研发，均取向市场对小型化与高密度化产品的需求。而在印刷电路板方面，为了缩小整个印刷电路板的线路面积，也应用了多层结构的技术。然而，无论是用于球格数组封装、芯片尺寸封装中的封装的基材或是印刷电路板(PCB)的制作，都无法避免使用导体材质的导通孔作为各层线路之间的连接。因此，积层基材上的细线路以及小尺寸的导通孔将可使得封装的密度以及印刷电路板的集成度更为提高。

现有的积层基材的制造方法主要可分为层压工艺(LaminationProcess)以及增层工艺(Build Up Process)两类。层压工艺是先提供多个绝缘层，接着于绝缘层的表面上制作线路层，并于各绝缘层上进行钻孔、电镀、塞孔工艺以制作出具有电镀导通孔(Plating Through Hole，PTH)，以使得绝缘二表面上的线路层可藉由导通孔工艺所形成的电镀导通孔达到电气连接。在各绝缘层制作导通孔完成之后，另接着在压合后的表面铜层上制作导电线路，尔后借着重复将既定数量的绝缘层与表面铜层对位并压合成积层基材并制作导电线路等繁杂工艺完成基板或电路板。

以现有的层压工艺制造积层基材时，必须在绝缘层上进行导通孔制作、电镀导通孔以及绝缘材质的塞孔动作，其工艺较为繁琐且耗时。此外，在绝缘层的通孔尺寸接近100微米的情况下，其工艺难度与单位成本将大幅的增加，而在通孔尺寸小于100微米的情况下，业界尚无法推出量产产品。因此，电镀导通孔在小于100微米的情况下将面临量产技术瓶颈的问题。

除了层压工艺之外，增层工艺也广为业界所使用。顾名思义，增层工艺主要是将介电层、介电层中的层间导通孔以及介电层表面上的线路层由下往上依序制作，以构成积层基材。其中，积层基材中的介电层主要以压合、涂布等方式形成，在介电层形成之后，使用影像形成/蚀刻工艺或激光/电浆蚀刻等方式于介电层中形成开口(opening)，并将导体材质填入开口中或以电镀等方法形成层间导通孔，而在层间导通孔制作完成之后，再于介电层表面上进行困难的化学表面处理及线路层的制作。重复上述繁杂、困难的介电层、层间导通孔及化学表面处理与线路层的制作步骤即可制造出积层基材。

以增层工艺制作的积层基材中，各介电层与线路层必须由下往上依序制作，使得整个工艺过于冗长，且每一层介电层及线路层的制作良窳都会直接影响整个积层基材的良率，故工艺良率控制不易。以增层法制造积层基材时，除了会有工艺过于冗长及工艺良率低的问题之外，还有工艺成本高及设备投资成本大或有时因工艺控制不易产生可靠度降低等问题。

图1绘示为现有积层基材中线路层与导通孔接触位置具有导通孔环垫(via land)的示意图。请参照图1，线路100a以及导通孔环垫102a是利用一介电层(未绘示)与线路100b以及导通孔环垫102b间隔。其中，导通孔环垫102a、102b的尺寸(dimension)同常会设计的比线路100a、100b的线宽(line width)大，以确保两层线路层(circuit layer)之间能够利用介电层中的导通孔104电性连接。然而，导通孔环垫102a与导通孔环垫102b通常会使得线路层的布局(layout)空间降低，导致积层基材中的线路集成度无法有效提高。

发明内容

因此，本发明的目的在提出一种积层基材，其线路层与导通孔接触位置采用无导通孔环垫设计(landless design)，以增进积层基材中的线路集成度。

本发明的目的在提出一种积层基材，其具有良好的电气表现(electrical performance)及散热表现(thermal performance)。

本发明的目的在提出一种积层基材制造方法，其具有高工艺良率、高产能、制造方法简易、高集成度及制造成本低的特点。