[发明专利]减小尺寸的堆叠式芯片大小的组件型半导体器件

说明书

技术领域

本发明涉及半导体器件，特别是涉及堆叠式芯片大小的组件(CSP)型半导体器件。

背景技术

近来，半导体组件已经发展到采用具有基本上与半导体芯片的大小相同尺寸的堆叠式芯片大小的组件。

现有技术的堆叠式芯片大小的组件型半导体器件(见日本专利申请JP-A-2000-307057)，是由在衬底上堆叠起来的多个半导体芯片构成的。在这种情况下，上面的一个半导体芯片，比下面的一个半导体芯片小。这一点将在后面详细解释。

但是，在上述现有技术中，由于最大的半导体芯片是最下面的半导体芯片，所有半导体芯片与衬底之间的接线，都在最大的半导体芯片的外侧，所以衬底必须比最大的半导体芯片大很多，这就会增加堆叠式半导体大小的组件的尺寸。

发明内容

本发明的目的是提供一种能减小尺寸的堆叠式芯片大小的组件型半导体器件。

根据本发明，半导体器件包括：衬底，直接或间接地位于衬底上的第一半导体芯片，和位于第一半导体芯片上的第二半导体芯片；第二半导体芯片有比第一半导体芯片大的尺度。

如果第二半导体芯片是最大的，那么这个最大的半导体芯片就不是最下面的半导体芯片。因此，一些接线处于最大的半导体芯片的内侧，这就使衬底尺寸能够接近最大的半导体芯片的尺寸。

附图说明

从下面参考附图，与现有技术相比较所做的描述中，可以更清楚地了解本发明，附图中：

图1是现有技术的堆叠式芯片大小的组件型半导体器件的断面图；

图2是根据本发明的堆叠式芯片大小的组件型半导体器件的第一实施例的断面图；

图3A，3B和3C是断面图，用来说明图2的堆叠式芯片大小的组件型半导体器件制造方法；

图4是图3B和3C的热塑性粘结层的部分切开透视图；

图5A和5B是断面图，用来说明本发明第一实施例与现有技术相比较的效果；

图6是图2的堆叠式芯片大小的组件型半导体器件的改变形式的断面图；

图7是图4的热塑性粘结层的改变形式的部分切开透视图；

图8是根据本发明的堆叠式芯片大小的组件型半导体器件的第二实施例的断面图；

图9A和9B是断面图，用来说明图8的堆叠式芯片大小的组件型半导体器件制造方法；

图10是根据本发明的堆叠式芯片大小的组件型半导体器件的第三实施例的断面图；

图11A和11B是断面图，用来说明图10的堆叠式芯片大小的组件型半导体器件制造方法。

具体实施方式

在描述优选实施例之前，将参考图1说明现有技术的堆叠式芯片大小的组件型半导体器件(见JP-A-2000-307057)。

在图1中，参考号码101指示由环氧玻璃钢或类似材料制成的衬底。半导体芯片102，103和104按此顺序被用粘结薄膜(未示)粘结在衬底101的正面。注意，半导体芯片102比半导体芯片103大，而半导体芯片103比半导体芯片104大。接线105，106和107被连接在半导体芯片102，103和104的电极焊盘(未示)与衬底101的导电焊盘(未示)之间。半导体芯片102，103和104连同接线105，106和107被用环氧树脂层108密封。另一方面，焊球109被提供在衬底101的背面，并通过衬底101的内在的连接(未示)，与它的导电焊盘连接。

但是，在图1的堆叠式芯片大小的组件型半导体器件中，接线105在最大的半导体芯片102的外侧，接线106的外侧，因此，妨碍接线105，106和107接成最短的电路。这就是说，所有接线105，106和107都在最大的半导体芯片102的外侧，所以，衬底101比最大的半导体芯片102大很多，这就会增加堆叠式芯片大小的组件的尺寸。

在表示根据本发明堆叠式芯片大小的组件型半导体器件的第一实施例的图2中，参考号码1指示由环氧玻璃钢或类似材料制成的衬底。半导体芯片4，3和2按此顺序被安装在衬底1的正面。注意，半导体芯片2比半导体芯片3大，而半导体芯片3比半导体芯片4大。在此情况下，半导体芯片4是用粘结薄层(未示出)粘结至基片1上。另外，半导体芯片3被用热塑性粘结层3a粘结至半导体芯片4，半导体芯片2被用热塑性粘结层2a粘结至半导体芯片3。接线5，6和7连接在半导体芯片2，3和4的电极焊盘(未示)与衬底1的导电焊盘(未示)之间。与接线5，6和7相连的半导体芯片2，3和4被用环氧树脂层8密封。另一方面，焊球9被提供在衬底1的背面，并通过在衬底1内的内部的连接线(未示出)，与它的导电焊盘连接。