[其他]具有高击穿电压的半导体器件

说明书

本发明涉及到高击穿电压半导体器件，而且是与半导体衬底有相同电导型的高掺杂杂质区形成在一起的半导体器件，其中，在半导体衬底的背面，第一杂质区的对面，规定好的部位上注入高掺杂杂质，并形成高掺杂杂质区，在与第一杂质区相同的中心部位上其注入宽度为Ｔ，并且满足ｔ₁≤Ｔ≤ｔ₁＋２Ｗ₀，其中ｔ₁是第一杂质区的宽度，Ｗ₀是第一杂质区和高掺杂杂质区之间沿深度方向的间隔。

本发明涉及到半导体器件。更具体地讲，是关系到具有高的击穿电压的半导体器件。

尤其关系到在半导体器件中主PN结的最大的弯曲部位上，用防止电场过度集中的方法，使击穿电压得到改进。实现高击穿电压的半导体器件。

在先有技术中，通常使用的具有高击穿电压的半导体器件，如人们所知的有台面结构或带保护环的平面结构。这第一种结构的优点是：如果器件是二极管，就是它的PN结，如果器件是三极管就是基极和集电极之间的PN结，都是平坦的，因此，不会发生电场集中。正因为这样，被广泛地用做高击穿电压的半导体器件。

然而，对具有台面型结构的半导体器件来说。不仅必须形成一个台面，以便获得高的击穿电压，另外，还不得不在该台面上覆盖一层保护材料。这就使制造工艺大大复杂化了。因此，常常使用的是带保护环的平面型结构的半导体器件，因为这样一些半导体器件可以用简单的制造工艺比较容易获得。然而这里仍然存在着一些问题。例如，在带有保护环的平面型半导体器件的情况下，如果要得到高的击穿电压，例如击穿电压达到1千伏或更高，就必须尽可能形成很多保护环区域，才能在PN结（在二极管情况下）的最大的弯曲的部位上，或在基极与集电极之间的PN结上（在三极管的情况下）用降低电场集中的方法来提高击穿电压。这样一来，在减小元件尺寸方面就存在一定困难。

此外，特别是在具有近代的CVD技术的工艺情况下，形成高电阻材料，例如多晶硅材料，变得比较容易实现，还有所谓的“阻性电场板极”的方法引起人们极大的关注，其中使用的方法是在PN结外围表面上形成的一层介质的顶部，再制作上一层高阻材料。将这种方法与使用保护环的方法相比，这种阻性电场极板的方法具有许多优点，只需要比较小的面积，击穿电压对结深的依赖也比较小，并且与PN结的横向伸展精度的关系不大，而用保护环方法却与保护环与PN结之间的间隔精度有关。然而，无论用这种方法，还是用保护环的方法，都不能使在PN结的弯曲部位上那么有效地减小电场集中，如同用台面结构可以减小那么有效。

美国专利NO.3，717，515颁发了一种制造单片集成电路的方法，该集成电路至少包括一个基座晶体管器件。以便能够实现比以前的尺寸还小的晶体管器件，而并不牺牲高频开关性能。

本发明的目的是提供一种半导体器件，其中，在PN结（二极管的情况下）的大的弯曲区域上，或在基极区和集电极区之间（三极管的情况下）的大的弯曲区域上，用大大减小电场集中的方法，达到击穿电压的改进。

本发明涉及到高击穿电压的半导体器件，并且用与半导体衬底有同一导电类型的高掺杂杂质区所形成的半导体器件中的组成部分，其中，在第一杂质区的对面位置上规定好的部位注入高掺杂杂质区，并且是在半导体衬底的背面上形成的，其宽度要满足t₁≤T≤t₁+2W₀，这里的t₁是第一杂质区的宽度，W₀是第一杂质区和高掺杂杂质区之间的间隔，因此，在PN结大的弯曲区域处用大幅度降低电场集中的方法，可以实现改进了的击穿电压。

本发明精确的特性以及它的其他目的和优点，将在下面连系附图所做的说明中，可以十分明显地看到。

图1是本发明的第一种较佳实施方案的横断面视图。

图2是本发明的第二种较佳实施方案的横断面视图。

图3是表示本发明中所形成的高掺杂杂质区部位的横断面。

图4是从主表面一侧观察相应于图3所示部位的平面视图。

图5是如图2所示横断面的各个杂质区的掺杂浓度曲线。