[其他]半导体集成电路器件

说明书

本发明公布了一种半导体集成电路器件。该电路器件用改进的（ｍ＋ｎ）个输入单元，每个单都装配有高负载驱动功能元件，将元件布置在单的周围，并且在该单元内有ｎ个信号输入端，另外还有ｍ个常规信号输入端，一并置入该单元内。

本发明涉及到半导体集成电路器件（IO），特别是涉及适用于门阵列中做为一种半常规集成电路的技术。

门阵列包括的，例如有：输入-输出缓冲器部分和内部电路部分以及在内电路部分里面形成许多单元。每个微单元内又包括许多门。

按照该类型的半导体集成电路器件，由于可以把连线分别连到大量的主片上去，因此有可能将门阵列用各种变化形式的半导体集成电路器件制成，这就是生产中的一大优越性。阵列还有其他优越性，例如：由于大量生产主片，可以减小生产的花费，布线可以自动化进行，当只要求一层布线时，还可减小生产工艺的循环周期。

这里使用的术语“门”意味着构成逻辑电路的一个最小单元，也就是不能再分割的一个逻辑功能块，术语“微单位”意指用许多门构成的逻辑功能块，例如多路调制器，触发器及其类似物。

同时，集成电路的制造厂商还能够按照用户说明的在微单位之间做连线的要求制作每个门的内部连线。在门阵列中每个单元和线的布置都是使用计算机辅助设计（CAL）或自动设计（DA）进行的。

日立公司显著地发展了一种双极-互补-金属-氧化物-半导体（下面简称Bi-CMOS）类型的门阵列，其中双极元件和CMOSFET（互补绝缘门场效应晶体管）是放在一个片子里面的，其详细内容在日本专利申请号152886/1984中给以描述过。本发明主要关系到如上所述的Bi-COMS门阵列改进的集成密度和布线技术，这种布线技术可以使门阵列的单元有效地加以使用。

为了改进门阵列的集成密度，必须满足下列要求：

（1）在一个有限的半导体衬底上面必须形成较多数目的基本单元（有关这方面情况将在后面说明）。

（2）必须有效地使用所有的基本单元。

然而，在上面描述的双极-CMOS复合门阵列中，很难满足上述（1）与（2）的要求，因为一个基本单元的面积趋向大于一个单纯的CMOS单元的面积，而且还要保证布线区域。

本发明的目的是提供一种新型的半导体集成电路器件，该器件具有极好的高速运算的性能，低的功率损耗和高的集成度。

下面是本发明的典型实例。

1、沿一个予定方向例如X方向，在一片半导体衬底上需要布置大量的基本单元，一个基本单元包括一个高负载驱动容量的元件（也就是双极晶体管），并且该元件具有低的功率损耗，也就是互补-金属-本征-半导体场效应晶体管（下面简称CMIS EFTs）。

将具有高负载驱动容量的该元件布置在基本单元的外围部位，电源线布置在基本单元排列的X方向上，并可以连接到高负载驱动元件上。将低功率损耗元件布置在基本单元的中央，并将基本单元阵列的内部引线在X方向或在同一层内的与X方向垂直的Y方向上延长，从而能使电源线连到低功率损耗的元件上。

按照前面的所述的布置，当基本单元阵列的内部引线被延长时，电源线是沿基本单元的外围部位延长，这样就不会出现什么问题。因此可以简化布线结构，并且可以实现更高的集成电路的集成密度。

2、许多基本单元阵列，其中每个阵列都由许多沿X方向排列的基本单元依次组成的，沿Y方向这些基本单元之间以予定的间隙排列，构成一个基本单元矩阵。用来连接该基本单元与另一个基本单元的连线有下列两种：第一个是内部布线（第二布线）在基本单元阵列里面用来把沿X方向排列的基本单元连接起来构成该基本单元阵列;第二个是外部布线（第一布线），这些线沿着上述基本单元阵列之间予定宽度上延长，并且传送基本单元阵列之间的信号。每个基本单元都有m个第一信号输入端，可将其连到外部布线上，以及n个第二信号输入端，只将其连到基本单元阵列的内部布线上。按照这种布置方法，每个基本单元包括电路元件例如扩散层和电阻层，足以充分构成一个基本电路，该电路可以基本上接收最大的m+n个信号输入。