[发明专利]半导体装置及制造方法

说明书

技术领域

本发明有关于一种半导体装置，更详细为有关于一种防止半导体装置的焊垫部和配线部间的电性短路的技术。

背景技术

已知在设置于半导体基板上的连接垫(焊垫(bonding pad))和电极为通过配线而电性连接的构造的半导体装置中，具有因配线和保护膜的热膨胀系数差造成热应力产生，导致配线或保护膜产生裂缝(crack)的问题。

在专利文献1中，为了解决像这样的问题，揭示一种在具有将设置于半导体基板上的连接垫及突起电极(bump electrode)包围的图案(pattern)而被设置的再配线设有缝隙，将突起电极被按压时产生的应力通过缝隙分散、缓和而抑制配线短路或切断不良的技术。

专利文献1：日本特开2004-22653号公报

发明内容

发明欲解决的课题

然而，近年来的半导体产品伴随设计方针的精细化，除了要求焊垫的大小，当焊垫和钝化膜的重叠幅度或相邻的金属配线彼此的间隔等被配置在焊垫周围的各要素被要求要尽可能地精细化时，使以往由于设计方针宽松而没有产生因作为配线材料使用的金属原子(例如金原子或铝原子)扩散而导致的裂缝的产生、电性短路的问题变得显而易见。

亦即，通过在半导体装置的组合步骤的金线配线后的树脂膜塑热处理或半导体装置实际使用中的热履历等，会产生例如金线配线的金原子扩散侵入至芯片内的铝配线部等，使铝配线部体积膨胀而在钝化膜中产生裂缝，更进一步产生让用于配线的金属原子侵入该裂缝而接触到相邻的配线等的现象。

第1图是了说明这种问题的图式，其中第1图(a)是显示相互邻接配置的焊垫11和配线层12的位置关系的平面概念图。此外，第1图(b)及第1图(c)是在第1图(a)中沿着C-C’线的剖面概要图，个别图标出将接合线(bonding wire)16连接于焊垫11之前(第1图(b))和之后(第1图(c))。此外，图式中的以组件符号13表示者是了保护表面的钝化膜、14为形成于半导体基板15上的绝缘膜、18为设置于焊垫11的接合用开口、然后17为产生在钝化膜13中的裂缝。

例如，在p型半导体基板15的主面以CVD法(化学气相沉积法)成膜的绝缘膜14上，通过微影技术(photolithography)形成焊垫11和配线层12，将预定部位以钝化膜13覆盖。于此，暂定焊垫11和配线层12中的任一个为以铝形成者，且连接于设置在焊垫11的接合用开口18的接合线16为金线。此外，该接合线16是将装设在芯片外侧的未图标的导线架(leadframe)和焊垫11予以电性连接者。

在连接接合线16后，使用膜塑树脂以进行芯片的封装，不过因应伴随于该封装添加的热或半导体装置实际运作温度等，在接合线16和焊垫11的连接处(接触处)中，接合线16的金原子扩散侵入至由铝构成的焊垫11。扩散侵入至铝中的金原子是在焊垫11内迅速扩散而引起因应其浓度的体积膨胀。

这种体积膨胀进行到焊垫11和配线层12的厚度差超过一定程度时，在钝化膜13会产生如第1图(c)中图标的裂缝17。此外，在这种裂缝17内会有从焊垫11体积膨胀的金或铝侵入，当此现象到达配线层12时，焊垫11和配线层12会电性短路。并且，亦会产生周遭气体中的水分经由裂缝17渗入而使配线层12腐蚀的问题。

于此，虽然金属原子侵入至上述裂缝的程度(侵入量及侵入深度)是依存于施加的温度或时间，但为了回避因这种金属原子扩散而导致的组件不良，有必要设定将朝向焊垫11的接合线16的连接处从焊垫端部分离设置(例如，使L1为8μm以上)，或使焊垫11和配线层12的间隔为一定值以上(例如，使L2为15μm以上)等的边限，而有使芯片大小不得不变大的问题。

本发明有鉴于上述问题而研创者，其目的在于提供一种适合半导体产品设计方针的精细化，并防止半导体装置的焊垫部和配线部间电性短路的技术。

解决课题的手段

为了解决上述问题，本发明的半导体装置具备有相邻设置的焊垫部和配线部，并且，具有在上述焊垫的上述配线部侧的区域设置有和该焊垫的外周缘往实际相同方向延伸的空隙区域的构造。