[发明专利]同步型存储装置及其控制方法

说明书

技术领域

本发明是关于可将单倍数据速率(Single Data Rate，SDR)模式与双 倍数据速率(Double Data Rate，DDR)模式切换使用的同步型存储装置 及其控制方法，此外是关于双倍数据速率的同步型存储装置及其控制 方法。

背景技术

于专利文献1所揭示的同步型半导体存储装置揭示有作为控制脉 冲产生电路的如第9图所示的电路。该电路是构成为具有内部时钟脉 冲产生副电路150、分频器152、选择部153等。

内部时钟脉冲产生副电路150接收外部系统时钟脉冲CLK而产生 带有与外部系统时钟脉冲CLK相同频率的DDR模式用内部时钟脉冲 PCLK_DDR。分频器152接收DDR模式用内部时钟脉冲PCLK_DDR， 并将其进行分频而产生带有DDR模式用内部时钟脉冲PCLK_DDR的 一半频率的SDR模式用内部时钟脉冲PCLK_SDR。

选择部153是回答模式控制信号/DDR而选择DDR模式用内部时 钟脉冲PCLK_DDR及SDR模式用内部时钟脉冲PCLK_SDR的其中任 一者，以作为内部时钟脉冲而进行输出。

当以DDR模式进行动作时，模式控制信号/DDR为具有低电平。 此时，选择部153的传送开关154回应模式控制信号/DDR及因反向器 (inverter)158而反转的模式控制信号/DDR而被导通(turn ON)，传送开 关156则被关断(turn OFF)。从而，DDR模式用内部时钟脉冲 PCLK_DDR会作为内部时钟脉冲PCLK而被输出。

当以SDR模式进行动作时，模式控制信号/DDR为具有高电平。 此时，选择部153的传送开关154被关断，传送开关156则被导通， SDR模式用内部时钟脉冲PCLK_SDR会作为内部时钟脉冲PCLK而被 输出。

(专利文献1)日本特开平11-213668号公报

发明内容

发明所欲解决的课题

专利文献1中，构成为在由内部时钟脉冲产生副电路150所输出 的DDR模式用内部时钟脉冲PCLK_DDR和由分频器152所输出的 SDR模式用内部时钟脉冲PCLK_SDR之中，通过选择部153择一选择 作为内部时钟脉冲PCLK而予以输出。选择部153依据模式控制信号 /DDR与从输出其反转信号的反向器158而得的信号，使传送开关154、 156的其中任一方导通，另外一方则关断。

然而，在SDR模式与DDR模式之间的动作模式的切换为通过模 式控制信号/DDR的逻辑电平的迁移而进行的情况下，因在反向器158、 传送开关154、156等中存在有动作延迟，故从模式控制信号/DDR的 迁移至内部时钟脉冲PCLK的切换为止之间会有产生时间延迟之虞。 此外，专利文献1中，为依据内部时钟脉冲PCLK而进行有潜时 (latency)的计数和种种旗标的生成等的控制。此时，因也必须对应于通 过DDR模式而以2倍频率动作的内部时钟脉冲PCLK进行，故为了对 应于高速时钟脉冲，而有导致电路构成上的负担增加之虞。 解决课题的手段

本发明是有鉴于前述先前技术而研发者，其目的为针对具有SDR 模式和DDR模式的2个动作模式且可将该等动作模式予以切换而进行 动作的同步型存储装置，提供一种可轻易的进行动作模式的切换并且 可轻易地实现安定的DDR模式动作的同步型存储装置及其控制方法。

为了达成前述目的而研发的第1发明的同步型存储装置，是一种 可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动 作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模 式间进行切换的同步型存储装置，并且具有：(L-n)检测部，在计数从 启动起的初期潜时(L)之间，计数外部时钟脉冲而检测从初期潜时(L) 减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数；以及内 部时钟脉冲生成部，在设定为第2动作模式时，依据从(L-n)检测部送 出的检测信号，将内部时钟脉冲自与外部时钟脉冲的其中任一方波缘 同步的第1时钟脉冲切换为与外部时钟脉冲的两波缘同步的第2时钟 脉冲。