[发明专利]具有改良强度的功率半导体装置

说明书

技术领域

本发明涉及一种功率半导体，特别涉及一种具有改良强度的功率金属氧化物半导体场效应晶体管(power metal oxide semiconductor field effecttransistor，以下称之为功率MOSFET)。

背景技术

功率MOSFET在直流模式下具有高击穿电压(breakdown voltage)与低导通电阻(on-resistance)，而在交流模式下具有高速切换速率(也就是低切换损失值)。功率MOSFET的导通电阻(on-resistance)主要包含通道电阻、JFET电阻、累积电阻(accumulation resistance)，以及外延电阻(又称为飘移电阻(drift resistance))，在此，当额定电压增加时，外延电阻构成了导通电阻的大部分，此外，当额定电压增加时，功率MOSFET需要更高的击穿电压，此时外延层的厚度与电阻率(resistivity)也必须相应增加，但是提升这两项因素会不可避免地让外延层的导通电阻同时跟着增加，所以一个功率MOSFET的导通电阻数值和击穿电压数值之间有着互相取舍的关系，在设计功率MOSFET时，所述关系相当重要。

在功率MOSFET中存在着寄生双载流子NPN晶体管(NPN parasiticbipolar transistor)，一旦在MOSFET中被触发，该晶体管可能会锁闩在“导通”状态(MOSFET并没有导通，但是NPN晶体管导通)而损坏了功率MOSFET。因此，功率MOSFET必须具有足够的强度，以承受寄生双载流子晶体管的效应，而制造高强度的功率MOSFET的关键，在于如何适当地分散在功率MOSFET流动的不平整电流(ruggedness current)，在此不平整电流所指为反向电流施加于功率MOSFET时，二极管(pn结二极管)上所通过的电流。

图1A所示为功率MOSFET 100，采用传统的封闭型态细胞元结构，而图1B为沿着图1A的A-A’线所示的剖面图。图1A中六角形细胞元之间的间隙，亦即对应图1A中以“d”代表的栅极间距，为等距的，以便在每一表面积上达到较高的沟道密度，而显影装置的解析能力也必须纳入考虑，因为在设计栅极间距时，每个细胞元必须容纳一个n+源极区域。

接下来参考图1A与图1B，其中描述采用传统六角形布局方式的功率MOSFET，一个n-外延区域130形成于一n+漏极区域120之上，而n-外延区域130的厚度与电阻值是决定功率MOSFET的实际击穿电压以及导通电阻的关键，p-基体区域142以固定间隔形成于n-外延区域130之上，接着n+源极区域160形成于p-基体区域142内部的两端，靠近p-基体区域142的上缘，p+基体区域141形成于p-基体区域142之中，介于n+源极区域160之间，栅极介电质155插设于p-基体区域142、n-外延区域130，以及n+源极区域160之上以形成栅极电极150。源极电极180与n+源极区域160形成于p+基体区域141而n+漏极电极110位于n+漏极区域120之下，磷硅玻璃(phosphosilicate glass，PSG)层170形成于栅极电极150之上，用以隔绝栅极电极150与源极电极180。

上述的功率MOSFET采用六角形设计以达到较大的细胞元密度，并减少无用区域(dead zone)至最小以得到较低的导通电阻。这种设计可提高每一表面积上的沟道密度，达到比任何其它设计要低的导通电阻。

然而，在六角形功率MOSFET中的耗尽层(depletion layer)呈球面状，当逆向电压施加于漏极与源极间，会导致临界电流密度(critical current density)依几何形状集中在球面上，降低了击穿电压。在交流方面，六角形功率MOSFET的切换速率低，功率MOSFET的栅极电极与漏极电极之间的电容值(Cgd)决定了切换速率，而Cgd由介于基体区域间，受栅极电极覆盖的外延区域所决定，外延层的覆盖率越高，Cgd越高，这也导致切换速率降低，而MOSFET会产生更多的热辐射。因此，多角形功率MOSFET的栅极电极不可避免地覆盖较多的外延层，导致Cgd升高，切换速率变低。