[发明专利]用于低功率操作的具有平衡逻辑层的运算电路

说明书

相关申请

本申请要求于2004年3月5日提交的、发明人为K.Chirca等、题目为“用于平衡低功率相加的方法和装置(Method and Apparatus for Balanced LowPower Addition)”的美国临时申请第60/550,916号的优先权，通过引用将其包含在此。

技术领域

本发明总的涉及数字数据处理器领域，具体上涉及用于数字信号处理器(DSP)和其他类型的数字数据处理器的算术处理操作和相关联的处理电路。

背景技术

执行指令的计算机或其他数字数据处理器经常使用二进制补码数字格式(two’s complement number format)来对输入的操作数执行算术运算以产生结果操作数。高性能运算电路——特别是加法器和减法器——是在这样的处理器的设计中的重要组件。

一种给定的处理器架构可以规定将两个数相加在一起以产生特定结果。例如，所述架构可以规定二进制补码编码的操作数相加或相减以产生二进制补码结果。通常，存在用于执行同一算术功能的多个可允许的实现方式。执行特定算术功能的加法器的可允许实现方式的一些示例可以是超前进位加法器、进位传送加法器、跳跃进位加法器或进位存储加法器。

有时，有可能在运算电路的不同部分中并入不同类型的加法器。一个示例可以是后随执行16位相加的8位超前进位加法部分的8位进位传送加法器。

可以在例如下文中找到关于数字数据处理器运算的这些和其他传统方面的其他细节：B.Parhami，“Computer Arithmetic：Algorithms and HardwareDesigns，”Oxford University Press，New York，2000(ISBN 0-19-512583-5)(B.Parhami，“计算机算术：算法和硬件设计”，牛津大学出版社，纽约，2000年(ISBN 0-19-512583-5))，通过引用将其包含在此。

开发各种各样的运算电路实现方式以优化各种设计参数。一些重要的设计参数包括传送延迟、面积利用和功率耗散。大多数加法器实现方式趋向于折中性能和面积。有时，在设计过程中考虑在下面详细说明的动态转换功率。

在电路设计中的有功功率耗散一般可以分类为动态转换功率和短路功率。当晶体管转换状态(例如从0->1或1->0)时耗散动态转换功率。短路功率在本质上是瞬时的。对于由在输入信号之间的时滞而导致的在转换期间的多次转移、或对于最终停止在不引起转移的状态的由输入信号传播的瞬时状态改变，其是明显的。

传统运算电路的缺点是这样的实现方式不能充分地处理动态转换功率和短路功率的问题。这会导致过多的功耗，其在多种数字数据处理器应用中是有问题的。

因此，需要可以通过减少动态转换功率和短路功率来提供改善的运算电路性能的技术。

发明内容

本发明在一个说明性实施例中提供了低功率加法器电路，其表现出降低了的动态转换功率和短路功率。

按照本发明的一个方面，一种加法器电路包括多个串联的加法器级，除了最后的加法器级之外的每个加法器级的进位输出连接到随后的一个加法器级的进位输入。施加到在至少一个给定的加法器级中的进位输出计算元件的相应输入的进位、产生和传送信号，在所述加法器电路内的所述信号到达所述进位输出计算元件的它们相应的输入的过程中所经历的门延迟的数量上被充分地平衡。

在所述说明性实施例中，所述加法器电路包括32位的加法器电路，其被配置成以二进制补码的格式来对于一对输入操作数求和。所述32位加法器电路包括四个级，即第一4位级、6位级、18位级和第二4位级，它们依序从所述加法器电路的最低阶位到最高阶位排列。在此特定实施例中所述多个级是跳跃进位级，但是也可以在其他实施例中使用其他类型的级。

在所述说明性实施例中的每个级中，与进位产生处理的输入相关联的门延迟的数量被充分地均衡。例如，施加到第一4位级的进位输出计算元件的进位信号具有对应于两个门延迟的关键路径延迟，并且施加到所述第一4位级的进位输出计算元件的产生和传播信号也具有对应于两个门延迟的关键路径延迟。类似地，施加到第二4位级的进位输出计算元件的进位信号具有对应于5个门延迟的关键路径延迟，并且施加到第二4位级的进位输出计算元件的产生和传播信号也具有对应于5个门延迟的关键路径延迟。因此，以平衡在每个级中使用的逻辑层的方式来设计所述多个级，以便最小化短路功率。

附图说明