[发明专利]静电放电保护电路

权利要求书

1.一种集成电路上的集成电路静电放电ESD保护电路，其用于在ESD事件过程中防止电流流经给定电路，其中所述集成电路具有第一引脚和第二引脚，所述集成电路静电放电保护电路包括：

连接在所述第一引脚和所述给定电路之间的ESD冗余电路，其中所述给定电路连接在所述ESD冗余电路和所述第二引脚之间；以及

连接在所述第一引脚和所述第二引脚之间的功率ESD器件，其中所述功率ESD器件将所述第一引脚和所述第二引脚之间的电压电平限制在最大电压之内，并在所述ESD事件过程中牵引电流以保护所述给定电路，且其中所述ESD冗余电路确保即使最大电压穿过所述第一引脚和所述第二引脚也没有电流流经该给定电路。

2.如权利要求1所述的集成电路静电放电保护电路，其中所述ESD冗余电路包括一个晶体管，该晶体管带有连接至所述第一引脚的第一端子和连接至所述给定电路的第二端子，以及以预定电压偏置的第三端子。

3.如权利要求1所述的集成电路静电放电保护电路，其中所述ESD冗余电路包括p沟道金属氧化物半导体晶体管，该晶体管具有栅极、漏极、衬底端子和源极，其中所述栅极以预定电压电平偏置，所述漏极和衬底端子连接至所述第一引脚上，所述源极连接至所述给定电路。

4.如权利要求1所述的集成电路静电放电保护电路，其中所述给定电路包括至少一个熔丝，且其中所述ESD冗余电路包括p沟道金属氧化物半导体晶体管，该晶体管具有栅极、漏极、衬底端子和源极，其中所述栅极以预定电压偏置，所述漏极和衬底端子连接至所述第一引脚，所述源极连接至所述熔丝。

5.如权利要求1所述的集成电路静电放电保护电路，其中所述给定电路包括至少一个熔丝电路，该电路带有熔丝、和连接至该熔丝的编程晶体管，且其中所述ESD冗余电路包括p沟道金属氧化物半导体晶体管，该晶体管具有栅极、漏极、衬底端子和源极，其中所述栅极以预定电压偏置，所述漏极和衬底端子连接至所述第一引脚上，所述源极连接至所述熔丝电路。

6.如权利要求1所述的集成电路静电放电保护电路，其中：

所述ESD功率器件包括至少一个金属氧化物半导体晶体管，在所述ESD事件过程中，该晶体管传导电流；

所述给定电路包括至少一个熔丝电路，该熔丝电路具有带第一和第二端子的熔丝，以及在该第二端子连接至所述熔丝的编程晶体管；

所述ESD冗余电路包括p沟道金属氧化物半导体晶体管，该晶体管具有栅极、漏极、衬底端子和源极；以及

所述P沟道金属氧化物半导体晶体管的栅极以预定电压偏置，所述漏极和衬底端子连接至所述第一引脚，所述源极连接至所述熔丝的第一端子。

7.一种集成电路上的集成电路静电放电ESD保护电路，在ESD事件过程，其阻止电流流经熔丝，其中所述集成电路具有第一引脚和第二引脚，所述ESD电路包括：

第一和第二晶体管，其中所述第一晶体管、第二晶体管以及所述熔丝串联连接在第一引脚和第二引脚之间；以及

连接在所述第一和第二引脚之间的第三晶体管，其中在所述ESD事件过程中，所述第三晶体管使电流通过，并将所述第一和第二引脚之间的电压电平限制在最大电压之内，同时所述第一和第二晶体管阻止电流流经所述熔丝。

8.如权利要求7所述的集成电路静电放电保护电路，其中所述集成电路包括产生控制信号的控制电路，其中所述熔丝包括硅化物多晶硅熔丝，其中所述第一晶体管包括编程晶体管，该编程晶体管具有栅极，其中所述控制信号被施加至所述栅极从而控制所述编程晶体管，其中当所述控制信号处于一种状态时，所述编程晶体管断开，且所述硅化物多晶硅熔丝未被编程，其中当所述控制信号处于另一种状态时，所述编程晶体管导通，且电流通过多晶硅熔丝硅化物多晶硅熔丝在所述第一和第二引脚之间流动并对所述硅化物多晶硅熔丝编程。