[发明专利]静电放电保护电路

说明书

【01】本申请要求2004年6月3日申请的美国专利No.10/861604的优先权。

技术领域

【02】本发明涉及用于保护集成电路元件如熔丝免受静电放电造成的损坏的电路。

背景技术

【03】集成电路经常可能受到静电放电的损伤。例如，集成电路的晶片可能在制造过程中遭受电荷。此类电荷可由使用等离子体蚀刻技术或产生带电粒子的其他工艺引起。另一个例子，当工人无意中触碰到电路封装件上外露的引脚，或者当由于封装件在托盘中移动而使封装件带上静电，都会使封装的集成电路带上静电电荷。

【04】这些静电电荷可损坏灵敏电路。例如，集成电路上的晶体管或其他电子器件遇到过大电流时就会损坏。

【05】有些集成电路带有可编程熔丝或者反熔丝。熔丝和反熔丝可用于，例如将备用电路选择性地投入使用，取代有缺陷的电路。熔丝和反熔丝也可将信息储存于集成电路上(如密钥、序列号等)。如果集成电路上的熔丝或反熔丝遇到多余电流，就会无意中被编程。熔丝或反熔丝的无意编程可能导致电路无法工作。

【06】因而，希望提供保护集成电路不受静电放电的有害影响的电路。

发明内容

【07】提供具有灵敏电路的集成电路，该灵敏电路在静电放电(ESD)事件过程中可能会受到损伤。所述灵敏电路可包括灵敏电子器件，如可被过大电流损坏的晶体管，或可包括诸如可编程熔丝或反熔丝的器件，在静电放电事件过程中，可编程熔丝或反熔丝的状态可能会被改变。

【08】提供静电放电保护电路，用于在静电放电事件过程中保护灵敏电路。所述静电放电保护电路可包括功率静电放电器件，其限制灵敏电路两端的电压电平不超过最高电压，并且将电流从灵敏电路引开。静电放电保护电路可包括静电放电冗余电路(margin circuit)。即使将最高电压施加至灵敏电路时，静电放电冗余电路也能确保电流不通过灵敏电路。

【09】功率静电放电器件可基于n沟道金属氧化物半导体(NMOS)晶体管，其由另一个NMOS晶体管提供软地偏压(soft-groundbias)。静电放电冗余电路可基于p沟道金属氧化物半导体(PMOS)集成电路，该集成电路与灵敏电路串联连接。

【10】从附图与以下优选实施例的详细描述可以更清楚地看出本发明的其他特征、特性和各种优点。

附图说明

【11】图1是显示由于人触摸集成电路引脚引起静电放电而产生的典型电流信号图。

【12】图2是显示典型电流信号的图，这些信号是由集成电路中的电荷累积引起静电放电而产生的，电荷累积通过与集成电路相连接的引脚放电。

【13】图3是常规静电放电保护电路的电路图。

【14】图4a是根据本发明的说明性未编程多晶硅熔丝的侧视图。

【15】图4b是根据本发明的说明性编程多晶硅熔丝的侧视图。

【16】图5是根据本发明的说明性集成电路静电放电保护电路的电路图。

【17】图6是根据本发明的说明性集成电路静电放电保护电路的更详细电路图。

【18】图7是根据本发明的说明性n沟道金属氧化物半导体(NMOS)晶体管的侧视图，该晶体管可用于图5和图6中所示的静电放电保护电路类型。

【19】图8是图7中晶体管的示意图，显示该晶体管作为寄生n-p-n晶体管是如何工作的。

【20】图9是显示根据本发明的图7与图8中所示类型晶体管的说明性电流-电压特性的图。

【21】图10显示根据本发明，当将正电压施加在电路的两个引脚两端时，图6中的电路如何保护其不受静电放电损伤。

【22】图11显示根据本发明，当将负电压施加在电路的两个引脚两端时，图6中的电路如何保护其不受静电放电损伤。

【23】图12显示根据本发明，图6中的电路如何保护其不受集成电路内产生的负电压造成的静电放电损伤。

【24】图13显示根据本发明，图6中的电路如何保护其不受集成电路内产生的正电压造成的静电放电损伤。

具体实施方式

【25】集成电路经常会遇到静电电荷。例如，如果人无意中触碰集成电路的引脚，集成电路中的器件可能会通过人的皮肤而遇到静电电荷。加工集成电路时或操纵集成电路的过程中也可产生静电电荷。

【26】静电放电过程中产生的大电流可以损坏集成电路上的电路。而且，电可编程元件如可编程熔丝或反熔丝也可无意中被设成不正确的状态。