[发明专利]用于DMA、任务终止和同步操作的缓存一致保持

说明书

技术领域

本发明涉及存储器缓存控制结构及执行其一致操作的方法。 

背景技术

在例如数据处理系统、消费电子、计算机、汽车等的许多应用中使用数字数据处理系统。例如，个人计算机(PC)使用复杂的数字处理功能来提供广泛用户应用的平台。 

数字数据处理系统典型地包括输入/输出功能、指令和数据存储器以及一个或多个数据处理器，例如微控制器、微处理器或数字信号处理器。 

处理系统的性能的一个重要参数是存储器性能。对于最佳性能，期望存储器是大的、快速的并优选是廉价的。很遗憾，这些特性趋于是冲突的需求，并且当设计数字系统时需要适宜的折中。 

为了改进处理系统的存储器性能，已经开发了寻求开发不同类型的存储器的单个优点的复杂的存储器结构。具体，普遍与较大的、较慢的并且较廉价的主存储器结合使用快速缓存存储器。 

例如，在PC中，以包括典型不同大小和速度的存储器的存储器层次来组织存储器。因此PC可以典型地包括大的、廉价但是慢的主处理器，并此外具有一个或更多的缓存存储器级，包括相对小并且昂贵但是快速的存储器。在操作期间，来自主存储器的数据被动态地复制到缓存存储器中以允许快速读取周期。相似地，数据可以被写入缓存存储器中而不是主存储器中，由此允许快速的写入周期。 

因此，缓存存储器动态地与主存储器的不同存储器位置相关联，并且很清楚主存储器和缓存存储器之间的接口和交互对于可接受的性能来说是至关重要的。因此，进行了关于缓存操作的重要研究，并开发了当数据写入缓存存储器而不是主存储器或从缓存存储器读取时，以及当在缓存存储器和主存储器之间交换数据时进行控制的各种方法和算法。 

典型地，无论何时处理器执行读取操作，缓存存储器系统首先检查相应的主存储器地址是否当前与缓存相关联。如果缓存存储器包含对于主存储器地址的有效数据值，则该数据值被缓存放置在系统的数据总线上，并且读取周期执行而没有任何等待周期。然而，如果缓存存储器不包含主存储器地址的有效数据值，则执行主存储器读取周期，并从主存储器取回数据。典型地，主存储器读取周期包括一个或多个等待周期，由此减缓了处理。 

处理器可以从缓存存储器收到数据的存储器操作典型地被称为缓存命中，而处理器不能从缓存存储器接收数据的存储器操作典型地称为缓存缺失。典型地，缓存缺失不仅仅导致处理器从主存储器取回数据，而且还导致主存储器和缓存之间的大量数据传输。例如，如果访问给定的地址导致缓存缺失，可将随后的存储器位置传输到缓存存储器。由于处理器频繁地访问连续的存储器位置，缓存存储器包括期望的数据的概率因此通常增加。 

缓存存储器系统典型地分为缓存线，其对应于缓存存储器的解析度。在已知为组关联(set associative)缓存系统的缓存系统中，多个缓存线分组为不同的组，其中每一个组对应于到主存储器地址的较低数据位的固定映射。每一个缓存线形成组的极端例子称为直接映射缓存，并导致每个主存储器地址映射到一个特定缓存线。所有缓存线属于单个组的另一极端例子称为完全联合缓存，并且这允许每一缓存线映射 到任意主存储器位置。 

为了保持追踪每一缓存线与哪个主存储器地址相关联(如果有的话)，缓存存储器系统典型地包括数据阵列，其对于每一缓存线保持指示该线和主存储器之间的当前映射的数据。具体，数据阵列典型地包括相关联的主存储器地址的更高数据位。该信息典型地称为标记符(tag)，以及该数据阵列称为标记阵列。 

很明显，缓存存储器的控制是非常重要的，特别是对于管理主存储器和缓存存储器之间的对应来说至关重要。例如，如果在主存储器中修改数据而缓存存储器的相应数据没有被更新或指定为无效数据，那么将发生灾难性的后果。相似地，如果已经写入缓存存储器的数据在它在缓存存储器中被覆盖之前或者在直接访问主存储器的相应位置之前没有被传输到主存储器，那么数据差异可导致错误。因此处理系统的可靠性很大地依赖于缓存的控制。因此，在适宜的时机执行一致操作，以消除或减小缓存存储器和主存储器之间的差异不导致不期望的影响的概率。