[发明专利]具有选择性保持的存储控制

说明书

技术领域

本发明涉及一种具有用于存储数据的多个存储单元的存储电路，并且涉及一种控制此种存储电路中的数据保持的方法。

背景技术

随机存取存储器通常包括公知为存储单元的数据存储位置的阵列，在存储单元处可以保持公知为比特的单独数据元素。可以对每一个存储单元进行寻址，使得可以将来自外部环境的数据写入存储单元中，或者可以从存储单元中读取数据并提供给外部环境。存取任何特定存储单元中的数据所花费的时间基本上与位置无关，因此命名为随机存取存储器。在静态随机存取存储器(SRAM)中的词语“静态”指的是存储器能够保持数据而不必经常地刷新或重写存储单元的能力。相对的是“动态”随机存取存储器(DRAM)，要求持续的刷新存储单元以维持在其中包含的数据。

SRAM是易失性存储器件，并且因此如果断开对器件的供电，则将丢失全部其存储的数据。

SRAM单元可以用较快但是具有较高泄漏电流的低阈值晶体管或具有较低泄漏电流但是较慢的高阈值晶体管来实现。当诸如MOS(金属氧化物半导体)晶体管之类的晶体管的阈值电流降低时，泄漏电流增加。在存储电路的操作或非操作期间，泄漏电流继续流动。在待机状态中，SRAM不执行写或读操作，但是继续保持数据。待机状态中的能耗与电路中的晶体管的泄漏电流相对应。当晶体管的阈值电压降低时，待机状态中的能耗增加。

因此，SRAM单元的问题在于可以获得较低的泄漏或较快的操作速度，而不是同时获得这两者。对于组合电路，可以通过使用所谓的脚踏开关的虚地来实现从该难题中的解脱。基于低阈值电路，这提供了在接通高阈值脚踏开关晶体管的活动模式时的较快且较高的泄漏操作，并提供了在断开高阈值脚踏开关晶体管的非活动或待机状态时的较低泄漏。然而，对于SRAM，该方法通常表现欠佳，因为断开的虚地导致存储内容的丢失。

针对大部分数据，该存储器丢失未必是个问题，但是通常必须保持部分数据。例如，SRAM可能包含各种数据通信缓冲器、中间数据、配置、滤波器常数、暂时存储器(srcatch pad)、缓存的数据(cashed data)、FFT(快速傅立叶变换)旋转因子等。必须保持哪些SRAM数据的问题取决于即将到来的系统的模式或状态。

文献US 2004/0071032A1公开了一种半导体存储设备，其中，逻辑电路配置有功率开关，以便在待机时断开电源，减小泄漏的电流。同时，SRAM电路控制衬底偏置以减小泄漏的电流。第一SRAM配置有脚踏开关，可以在没有数据保留的情况下断开脚踏开关。此外，第二SRAM配置有数据保持功能，其中，控制晶体管的基底电压以便减小泄漏的电流。因此，对整个存储电路进行划分，使得在待机时，一些SRAM保持数据，而不保持数据的另一些SRAM与电源断开，以减小它们的泄漏电流。因此，必须取决于对保持数据的需要，在先将数据分配给各个SRAM。如果数据的状态发生变化，这可能需要在进入到待机模式之前，将数据从数据保持SRAM复制到数据非保持SRAM。而且，保持SRAM部分和非保持SRAM部分之间的大小关系在操作期间是固定的，并且可能不能够使之适应。

发明内容

因此，本发明的一个目的在于提供一种控制存储电路中的数据保持的存储电路和方法，利用该电路和方法，可以给选定组的SRAM单元提供灵活的数据保持性。

该目的通过如权利要求1所述的存储电路和如权利要求11所述的方法来实现。

因此，可以在运行期间通过局部数据保持信息来执行保持和非保持模式之间的细粒度选择(fine grained selection)。一方面，例如，这允许针对应用及其状态来适应必须保持数据的SRAM部分的大小。另一方面，还可以适应物理存储器中的数据项目和数据结构的位置。此外，可以将数据保持信息编程为选定的写访问序列的副产品。因此，对于无需数据保持的存储单元，可以根据连续可编程的选择，将活动模式中的低阈值性能与待机模式中的高阈值泄漏结合在一起。

可以将多组存储单元配置为单个集成存储电路。

此外，每一个控制电路均可以包括逻辑门，逻辑门适合于在将全局活动性控制信号和局部数据保持表示信号均设定为非活动状态时，将所分配的开关装置设定为打开开关状态，来断开电源信号。此外，逻辑门可以适合于在将全局活动性控制信号和局部数据保持表示信号中的至少一个设定为活动状态时，将所分配的开关装置设定为闭合状态，来连接电源信号。这种实施方式以较小的电路修改和很少的开销提供了简单的解决方案。