[发明专利]具有选择性气体供应的选择性外延工艺

说明书

技术领域

本发明的实施例一般涉及电子制造工艺和器件的领域，尤其涉及在形成电子器件时沉积含硅薄膜的方法。

背景技术

在制造较小的晶体管时，制造超浅源漏结已变得日益困难。一般来说，次100纳米CMOS(互补式金属氧化物半导体)器件需要深度小于30纳米的结。选择性外延沉积通常用来将含硅材料(例如硅、锗化硅和碳化硅)的外延层形成为所述结。选择性外延沉积使外延层可以在硅沟区(silicon moat)上而不在介电区域上成长。选择性外延可用在半导体器件中，例如升高的源/漏极、源/漏极延伸、触点插塞(contact plug)或双极器件的基底层沉积。

一般来说，选择性外延工艺包含沉积反应和蚀刻反应。沉积及蚀刻反应以相对不同的反应速率在外延层和多晶层上同时发生。在沉积工艺期间，外延层在单晶表面上形成，同时多晶层沉积在至少一个第二层上，例如现有的多晶层或非晶层。但是，所沉积的多晶层通常以比外延层快的速率蚀刻。因此，通过改变蚀刻气体浓度，净选择工艺会造成外延材料的沉积以及多晶材料的有限沉积(若有的话)。例如，选择性外延工艺可造成含硅材料的外延层形成在单晶硅表面上，而没有沉积遗留在间隙壁上。

含硅材料的选择性外延沉积已变成在升高的源/漏极和源/漏极延伸特征形成期间有用的技术，例如，在含硅MOSFET(金属氧化物半导体场效晶体管)器件形成期间。通过蚀刻硅表面以制出凹陷的源/漏极特征并且随后用选择性成长的外延层填充蚀刻表面，例如锗化硅(SiGe)材料，来制造源/漏极延伸特征。选择性外延使原位掺杂能够几乎完全活化掺杂，因此可省略后退火(post annealing)工艺。所以，可利用硅蚀刻和选择性外延精确地界定结深度。另一方面，超浅源漏结会不可避免地造成串联电阻增加。此外，硅化物形成期间的结消耗(junction consumption)更进一步地增加串联电阻。为了补偿结消耗，将升高的源/漏极外延地且选择性地成长在该结上。通常，该升高的源/漏极是未掺杂的硅。

但是，目前的选择性外延工艺有一些缺点。为了在现今外延工艺期间保持选择性，必须在整个沉积工艺期间控制并调整前驱物化学浓度以及反应温度。如果没有提供足够的硅前趋物，则蚀刻反应可能会主导而使整个工艺减缓。此外，可能会发生有害的基板特征过蚀刻。如果没有提供足够的蚀刻剂前趋物，则沉积反应可能会主导而降低在基板表面上形成单晶和多晶材料的选择性。另外，目前的选择性外延工艺通常需要高反应温度，例如约800℃、1000℃或更高。在制造工艺期间并不偏好使用此高温，因为热预算考虑及可能发生的无法控制的基板表面的氮化反应。

因此，需要有一种能够用可任选的掺杂来选择性且外延地沉积硅和含硅化合物的工艺。此外，该工艺应该是多方适用的，以形成具有不同元素浓度的含硅化合物，同时具有快速的沉积速率并保持工艺温度，例如约800℃或更低。

发明内容

在一实施例中，描述一种在基板表面上外延形成含硅材料的方法，该方法包含将具有单晶表面和至少一个第二表面(例如非晶表面或多晶表面)的基板安置于工艺反应室内。使该基板暴露在沉积气体下，以在单晶表面上形成外延层并在第二表面上形成多晶层。沉积气体较佳地含有硅源和至少一个第二元素源，例如锗源、碳源或其组合物。之后，该方法进一步涉及将基板暴露在蚀刻剂气体下，以使多晶层的蚀刻速率比外延层快的方式蚀刻多晶层和外延层。该方法进一步包含一沉积周期，在该沉积周期中在形成具有预定厚度的含硅材料时连续重复将基板暴露于沉积和蚀刻剂气体中。在本实施例的一示例中，该方法进一步涉及将基板暴露在含有氯气的蚀刻剂气体下。

在本实施例的一示例中，该方法涉及将具有单晶表面和第二表面的基板安置于工艺反应室内。工艺反应室加热至范围为从约500℃至约750℃内的温度。在单晶表面上沉积外延层和在第二表面上沉积多晶层时，基板被暴露在沉积气体中。该沉积气体含有硅源和惰性载气，以在单晶表面上沉积外延层并在第二表面上沉积多晶层。之后，本方法进一步涉及将基板暴露在含有蚀刻剂和惰性载气的蚀刻剂气体中，并以比蚀刻外延层快的速率蚀刻多晶层。在其他示例中，沉积气体可包含硅源及第二化合物源或掺杂化合物，该第二化合物源或掺杂物化合物可包含硼、砷、磷、铝、镓、锗、碳或以上的组合物。