[发明专利]具有测试电路的随机存取存储器

说明书

背景技术

在晶片处理后，动态随机存取存储器(DRAM)的制造过程中通常分为两个主要的测试阶段。第一个主测试阶段包括前端测试，也称为晶片测试，它通过用探针卡接触晶片上的独立芯片来作为整体测试硅晶片。在该制造阶段中，通常要判定存储区中的缺陷是否能通过熔丝连接来修理。第二个主测试阶段是后端测试，也称为模块测试，该测试在必要时在封装的芯片或模块被修理之后进行。在该制造阶段中，在单个芯片上进行进一步修理通常是不可能的。因此，所进行测试可不同于前端测试，因此不需要，或仅为统计目的而需要故障(如果有的话)的位置和数量。

制造业已经做了很多努力来减少前端测试和后端测试中昂贵的测试时间。这些努力的一方面是在测试期间偏离规定的存储器接口规格。例如，所述接口规格可被临时改变，使得并非所有的焊盘/引脚需要触及，这节省了测试资源。另一方面是启动测试独有的定时规格以在非标准化频率上更有效地测试芯片。

前端测试通常需要保持关于故障的数量和位置的信息，以使出现可接受(即可修理)数量的故障的芯片能成功地修理。然而，后端测试不需要保持关于故障的数量和位置的信息，因为芯片通常不会在该制造阶段被修理。后端测试系统通常不去存储大量的故障位置或根本不能存储故障的位置。在典型的后端测试中，存储阵列的内容通常用存储器的标准用户接口规格来读出，这需要测试系统能以对于通常使用的测试设备而言较高的频率来读取数据，并将所述数据与预期的数据进行实时比较。因为标准用户接口的限制(例如数据输出焊盘的数量)，使用该方法，在给定时间从存储设备读出的数据量会很低。

发明内容

本发明的一实施例提供了存储电路。所述存储电路包含存储器及与该存储器连接的第一测试电路。第一测试电路配置成将从存储单元中读出的数据与所述存储单元预期的数据进行比较以提供所述存储单元的第一组通过/未过信号；将所述存储单元的第一组通过/未过信号压缩成第二通过/未过信号；响应数据有效信号而锁存第二通过/未过信号，如果第二通过/未过信号指示测试未过，则保持第二通过/未过信号之锁存；将第二通过/未过信号与第二测试电路的第三通过/未过信号组合而形成第四通过/未过信号，并将第四通过/未过信号传到第三测试电路。

附图说明

参照下面的附图，本发明的实施例会得到更好的理解。附图中的元件未必按比例表示。相同的附图标记代表对应的相同部件。

图1是说明根据本发明的随机存取存储器的实施例的框图。

图2是说明存储单元的实施例的示意图。

图3是说明包含四个存储体的随机存取存储器的实施例的框图。

图4是说明用于后端测试的随机存取存储器的测试电路的实施例的示意图。

图5是说明组合并输出来自四个存储体的测试数据的随机存取存储器的测试电路的实施例的示意图。

具体实施方式

图1是说明存储器10的实施例的框图。在该实施例中，存储器10是随机存取存储器，如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双数据率同步动态随机存取存储器(DDR SDRAM)、双数据率二同步动态随机存取存储器(DDR2SDRAM)、伪静态随机存取存储器(PSRAM)、磁随机存取存储器(MRAM)或闪存。存储器10包括存储控制器20及至少一个存储体30。存储体30包括存储单元阵列32、行解码器40、列解码器44、读出放大器42及数据输入/输出电路46。存储控制器20通过通信链路22电连接到存储体30。

存储器10包括正常操作模式及后端测试模式。存储器10配置成以后端测试模式进行后端测试，所述后端测试在存储器10已被熔丝连接并封装或已熔丝连接(已知管芯完好)作为晶片来销售之后测试存储器10，或为以后的多芯片封装来测试未封装的管芯。所述后端测试模式被选后，存储器10将预期数据从内部寄存器写到存储单元阵列32的存储单元38。所述预期数据被写到存储单元38后，存储器10读出存储在存储单元38中的数据。存储器10将从存储单元38中读出的数据与内部寄存器中的预期数据进行比较。如果从存储单元38读出的数据匹配存储单元38的预期数据，那么提供一个指示存储单元38通过测试的存储单元通过/未过信号。如果从存储单元38读出的数据不匹配存储单元38的预期数据，那么提供一个指示存储单元38未通过测试的存储单元通过/未过信号。各存储单元38通过/未过信号被压缩成存储器10的总体通过/未过信号。所述总体通过/未过信号在存储器10的数据暂记区上输出。