[发明专利]改进CMOS晶体管中的掺杂剂分布的系统和方法

说明书

【0001】本发明一般涉及半导体器件，并且更具体地，涉及CMOS晶体管中改进的掺杂分布的系统和方法。

背景

【0002】在制造某些类型的半导体器件期间，栅叠层(gate stack)可以形成在半导体本体的表面上。位于栅叠层之下的半导体区域限定了一个选择性的导电通道区域。半导体器件中的各个导电区域可以通过将一种或多种掺杂剂注入到半导体器件的层中而形成。例如，掺杂剂可以在栅叠层的任何一边被注入到半导体本体内，从而形成源极和漏极区域。另外，掺杂剂可以被注入进栅叠层并扩散穿过栅叠层，以改善栅叠层的传导率。具体而言，掺杂剂以一个朝栅叠层内的界面大体垂直的方向迁移穿过栅叠层。随着半导体制造商不断地减小半导体器件的尺度，掺杂剂扩散经过栅叠层变得更加困难。在期望界面上掺杂剂的浓度太低时，可以减少栅叠层作为导体的可靠性并且可以阻碍栅叠层控制通道的传导率的能力。

发明内容

【0003】根据本发明，提供了一种用于形成半导体器件的系统和方法，其解决与常规半导体制造相关的问题。

【0004】依照本发明的一个实施方式，一种形成半导体器件的方法包括在半导体本体的外表面上形成栅叠层。第一和第二侧壁体形成在栅叠层的相对侧上。第一凹槽形成于栅叠层的外表面上，并且当第一凹槽形成之后，第一掺杂剂被注入到栅叠层中。第一掺杂剂从限定第一凹槽的栅叠层的外表面向内扩散。第一掺杂剂朝栅叠层和半导体本体之间的界面扩散。第一凹槽提高了在界面处第一掺杂剂的浓度。

【0005】本发明的某些实例可以提供一个或多个技术优势。本发明的一个示例性实施方式的技术优势是可以改进掺杂剂经过栅叠层的扩散。尤其，掺杂剂在栅极导体层和栅极绝缘体层的界面处的浓度可以被提高。另一技术优势可以是可以改善驱动电流和/或与半导体器件相关的衬底电容。结果，半导体器件可以更加可靠并且以更有效的方式运行。

【0006】通过这里所示和所描述的示例性实施方式，其他技术优势对于本领域的技术人员是非常明显的。

附图说明

【0007】为了更全面的理解本发明及其特征和优点，结合附图，可以参照下面示例性实施方式的描述，其中相同参考数字指代相同元件，以及其中：

【0008】图1A-1H是根据本发明的一个实施方式的横截面图，其示出了在半导体本体的外表面上形成多个层。

【0009】图2是根据本发明的一个实施方式的掺杂剂深度分布图，其阐明了半导体本体激活之前在栅叠层中形成凹槽的效果。

具体实施方式

【0010】为了形成诸如场效应晶体管的集成电路器件，各种导电层和不导电层一般被沉积或生长在半导体本体或者其他外部半导体层上。图1A-1H是在半导体本体14的外表面上形成多个层期间半导体结构10的横截面图。半导体结构10可以用作形成多种半导体器件中的任何一种的基底，这些半导体器件例如双极结型晶体管、NMOS晶体管、PMOS晶体管、CMOS晶体管、二极管、电容器、或者其他基于半导体的器件。在整个文件中说明的具体实例和尺寸仅旨在示例性的目的，而无意于限制本公开的范围。而且，图1A-1H的图解说明无意于按照显示的尺寸比例限制本发明。正如下面将更详细讨论的，用以形成基于半导体的器件的常规半导体制造技术包括对半导体结构的各层的掺杂，以形成一个或多个有源区。在防止掺杂剂扩散经过半导体器件的各个层的地方，半导体结构可以展现出增加的结电容、二极管漏电、和/或增加的源极、栅极和漏极电容。然而，根据各个实施方式，这些缺陷可以被大大地减少或者基本被限制。

【0011】图1A是在半导体本体14上形成多个层之后的半导体结构10的横截面图。半导体本体14可以包含用于制造半导体结构的任何适当材料。例如，在特定中，半导体本体可以包括硅、锗、砷化稼、或者其他合适的半导体材料。

【0012】在图解说明的实施方式中，栅极介电层16是从半导体本体14的外表面18向外形成的。栅极介电层16可以包含二氧化硅、氮化硅或其组合的层。在其他实施方式中，栅极介电层16可以包含其他类型的栅极电介质(诸如高-k电介质)。栅极介电层16可以利用多种工艺中的任何一种工艺在半导体本体14的外表面18上形成。例如，栅极介电层16可以通过生长氧化物层或氮氧化物层来形成。在特定实施例中，栅极介电层16可以是大约1到3纳米(nm)量级的厚度，而在一些示例性实施方式中可以是大约1.2nm。在氧化工艺之后以及在期望的地方，氮通过等离子体或热氮化可以被加入栅极介电层16中。虽然栅极介电层16和半导体本体14被显示为在他们之间没有界面层，但是可选择形成这些界面层而不偏离本公开的范围。