[发明专利]用于测试由支电路组成的半导体电路的测试方法和制造方法

说明书

技术领域

本发明涉及一种用于测试由支电路组成的半导体电路的测试方法，该测试方法尤其用于测试新制造的存储器器件。此外，本发明还涉及一种用于可编程的存储器测试器的顺序程序，该可编程的存储器测试器用来执行根据本发明的测试方法以及一种用于由支电路组成的半导体电路的制造方法。

背景技术

在研发和制造新的集成半导体电路时，尤其是在制造存储器时，所谓的设计分析占据了很大的比例。在进行设计分析时，检查已处理完的半导体电路的功能性，也就是说，它们是否满足事先规定的规范。如果不是这种情况，在设计阶段就必须进行改进。

在图4中例示意性地示出了一个流程图，该流程图描述了常规的设计和新的半导体器件的制造。在第一步骤SP中，系统设计人员详细列出待设计的产品的细节或者系统设计人员确定规范。在这里，基本上定义待设计的电路的已计划的逻辑特性和电特性。例如，这些特性包括温度特性、频率特性、电源电压特性或者尤其是在存储器器件中数据的输入-输出格式、引线分配和半导体电路的动态特性。通常，这些规范已被确定为标准。

在随后步骤HW中，在系统级上功能地表明半导体电路的特征，也就是说以诸如存储器、处理器、接口、I/O模块、处理或通信协议的模块的形式来描述。这以适当的硬件描述语言进行。硬件描述语言表明待设计的硬件系统的性能和结构的特征，但并不表明该硬件系统的几何形状或详尽的电路元件。硬件描述语言类似于编程语言并且包括并行或串行指令和描述结构的元素，由此实现对系统的形式描述，此外该描述是可模拟的。但是，在系统级上描述总是抽象的并且技术独立的。

待设计的电路的逻辑特性通过操作和在寄存器间的数据传输来表明特征。为此，在随后的寄存器传输设计中，通过寄存器传输模块的互连来描述系统。这种RT描述同样存在于硬件描述语言(HDL)的对电路的技术独立地描述中，该硬件描述语言作为输入信息用于随后的逻辑综合LS。

在逻辑综合或逻辑门设计中，性能描述通过HDL转变到半导体电路或硬件系统的结构描述。相应的逻辑门配属于这样的单元，这些单元的位置被固定地限定并且这些单元随后通过接线源连接。在进一步的改进中，通过用门单元库中的晶体管网表替换逻辑门来实现从逻辑级到晶体管成面的转换。由此，在逻辑综合LS中在来自硬件描述语言的系统级上结构性地实施最初的功能设计，所以原则上总电路布置已经存在。该总电路布置通常模块化地由多个支电路布置组成。存储器单元或读写放大器例如可作为支电路布置来理解。

在布图步骤中，总的电路设计的布图信息在掩模级上产生。硬件的这种拓扑转换是可能的，因为在门单元库中晶体管的几何描述和晶体管的连接在掩模级上已经存在。相应的掩模数据部分地作为宏存在，并且布图步骤LO的结果是以掩模数据的形式拓扑转换电路布置，该掩模数据可通过多边形导线描述并且最终用于掩模的制造。

所设计的半导体电路现在可以在处理或制造步骤PR中作为集成电路实施。该集成电路(IC)描述了一种电子功能单元，该电子功能单元具有多个通过共同的半导体基板(芯片)电地和机械地相互连接的、并且具有微米值域和亚微米值域的尺寸的电子功能元件，如晶体管、二极管、电阻器、电容器等。在此，相关的处理组如造层、光刻、蚀刻和掺杂是通过布图设计的掩模限定的。

为了确定相应的半导体电路是否满足初始限定的规范，复杂的测试是必要的，并且在制造步骤中，适配于如规范SP、硬件描述、逻辑综合LS或布图LO是必要的。

设计分析，即测定新制造的半导体芯片通过耦合输入测试图和耦合输出功能结果进行。在此，耦合输入的测试图以规范为依据，例如以在存储器测试时的读写过程为依据。那么规范可以例如是用于读出数据的规定时间。如果相应制造的存储器器件不满足该规定，则通常丢弃该存储器器件并且在所述步骤SP、HW、LS、LO和PR中进行校正。

通常仅个别的芯片在所谓的基准测试器上检验，并且相应的测试图由设计工程师构造。这非常费时并且在实践中妨碍了对许多新设计的并且待分类的器件进行大规模测量。

发明内容

因此，本发明的目的在于提供一种测试方法以测试由支电路组成的半导体电路，针对半导体电路的规范该测试方法简便、迅速并且尽可能多地并行检验多个半导体电路。在此，特别希望获得用于设计分析的受测试的芯片的分类数据，这些分类数据可以更加简单地改进设计或制造步骤。

该目的通过根据权利要求1的测试步骤来解决。