[发明专利]存储单元阵列及其制造方法以及使用该存储单元阵列的半导体电路装置有效
申请号: | 200580049510.7 | 申请日: | 2005-02-18 |
公开(公告)号: | CN101167179A | 公开(公告)日: | 2008-04-23 |
发明(设计)人: | 吉田英司;田中徹;宫下俊彦 | 申请(专利权)人: | 富士通株式会社 |
主分类号: | H01L21/8242 | 分类号: | H01L21/8242;H01L27/108 |
代理公司: | 隆天国际知识产权代理有限公司 | 代理人: | 张龙哺 |
地址: | 日本神*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 存储 单元 阵列 及其 制造 方法 以及 使用 半导体 电路 装置 | ||
1.一种存储单元阵列,以阵列状配置存储单元,其具有:
绝缘支撑基板上的半导体区域;
形成在上述半导体区域的存储单元;
形成在上述半导体区域之间,用于使上述存储单元处于绝缘状态的绝缘区域,
该存储单元阵列的特征在于,上述存储单元,具有:
源极区域,其形成在上述半导体区域的上面;
漏极区域,其形成在上述半导体区域的上面;
正面栅极区域,其中间隔着栅极绝缘膜,以隔开上述源极区域和上述漏极区域的方式配置在上述半导体区域的第一侧面;
背面栅极区域,其中间隔着栅极绝缘膜,以隔开上述源极区域和上述漏极区域的方式配置在与上述半导体区域的上述第一侧面相对向的第二侧面,
上述存储单元与在第一方向上相邻的存储单元共用上述背面栅极区域。
2.一种存储单元阵列,具有,
第一半导体区域列,其沿着第二方向排列绝缘支撑基板上第一半导体区域的第一半导体区域;
存储单元,其形成在上述第一半导体区域上;
第二半导体区域列,其沿着第二方向排列上述绝缘支撑基板上第二半导体区域的第二半导体区域;
绝缘区域,其形成在上述第一半导体区域之间、上述第一半导体区域和上述第二半导体区域之间,以及上述第二半导体区域之间,用于使上述存储单元处于绝缘状态;
正面栅极线;
平面栅极线;
位线;
源极线;并且
沿着第一方向,依次连续地配置两列的上述第一半导体区域列及一列的上述第二半导体区域列而形成,
该存储单元阵列的特征在于,上述存储单元具有:
源极区域,其形成在上述第一半导体区域的上面;
漏极区域,其形成在上述第一半导体区域的上面;
正面栅极区域,其以夹在上述第一半导体区域和上述第二半导体区域之间的方式配置,并中间隔着栅极绝缘膜,以隔开上述源极区域和上述漏极区域的方式配置在上述第一半导体区域的第一侧面;
背面栅极区域,其以夹在上述第一半导体区域和上述第一半导体区域之间的方式配置,并中间隔着栅极绝缘膜,以隔开上述源极区域和上述漏极区域的方式配置在与上述第一半导体区域的上述第一侧面相对向的第二侧面,而且
上述存储单元与在第一方向上相邻的存储单元共用上述背面栅极区域,
上述正面栅极线沿着第二方向延伸,并连接在第二方向上的各上述存储单元的上述正面栅极区域,
上述背面栅极线沿着第二方向延伸,并连接在第二方向上的各上述存储单元的上述背面栅极区域,
上述位线沿着第一方向延伸,并连接在第一方向上的各上述存储单元的上述漏极区域,
上述源极线沿着第一方向延伸,并连接在第一方向上的各上述存储单元的上述源极区域。
3.一种存储单元阵列的制造方法,用于制造如权利要求2所述的存储单元阵列,其特征在于,包括:
通过第一配线层形成上述正面栅极线及上述背面栅极线的工序;
通过第二配线层形成上述位线及上述漏极线的工序。
4.一种半导体电路装置,其特征在于,具有:
如权利要求2所述的存储单元阵列;
连接于上述位线的读出放大器;
选择上述源极线的第一选择电路;
选择上述正面栅极线的第二选择电路;
选择上述背面栅极线的第三选择电路,而且
上述读出放大器和上述第一选择电路以中间隔着上述存储单元阵列的方式配置,
上述第二选择电路和上述第三选择电路以中间隔着上述存储单元阵列的方式配置。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造