[发明专利]存储单元阵列及其制造方法以及使用该存储单元阵列的半导体电路装置

说明书

技术领域

本发明涉及一种，适合于LSI(Large Scale Integration；大规模集成电路)中的嵌入式存储器(embedded memory)的，铺满采用了fin型FET(FinField-Effect Transistor，FinFET；鳍式场效晶体管)的DRAM(Dynamic RAM；动态RAM)存储单元的存储单元阵列，及其制造方法，以及使用该存储单元阵列的半导体装置，且特别涉及一种作为采用了fin型FET的DRAM的存储单元阵列，而且可缩小面积且可防止存储单元的多重选择的存储单元阵列，及其制造方法，以及使用该存储单元阵列的半导体电路装置。

背景技术

现有的高集成LSI由数目庞大的逻辑电路及嵌入式存储器构成，特别是，嵌入式存储器部分占芯片面积的绝大部分。因此，若依照提高LSI功能的要求，而实施LSI的高集成化时，就要求的缩小嵌入式存储器部分。因而，到目前为止研究出，作为嵌入式存储器的，缩小与逻辑处理器的相容性好的SRAM，以及使用能够实现缩小面积的DRAM。但是，SRAM中面积的缩小存在界限，并且需要复杂的制造工艺，而且具有由一个MOSFET(Metal OxideSemicoductor Field Effect Transistor；金属氧化物半导体场效应晶体管)和一个电容器构成的存储单元来组成的DRAM，跟逻辑处理器的相容性不太好。因此，提出了如下的建议，使用纵向双门晶体管(double gate transistor)，并利用由一个晶体管构成存储单元的DRAM(以下称1T-DRAM)。(专利文献1：JP特开2003-78026)

这是因为当通过纵向双门晶体管构成逻辑电路时，具有能够使用纵向双门晶体管来构成的存储单元的1T-DRAM，与逻辑处理器的相容性好。而且，相比较于具有由一个MOSFET和一个电容器构成的存储单元的现有型的1T-DRAM，而能够通过一个纵向双门晶体管构成存储单元的1T-DRAM能够缩小面积。

在这里，是指，作为MOSFET用区域，在支撑基板上，设置独立的硅(Si)立体区域，并且，中间隔着栅极绝缘膜，配置两个栅电极在与硅(Si)立体区域相对向的两个侧面上的MOSFET的结构。而且，在纵向双门晶体管中，由于以两个栅电极控制MOSFET的沟道部分，能够减少等待时源极和漏极之间的电流。因此，能够防止MOSFET的细微化所带来的问题。

接下来，使用图1说明，专利文献1所述的使用纵向双门晶体管能够构成1T-DRAM的存储单元。

图1是表示专利文献1的1T-DRAM的存储单元部分的图。图1中，1表示半导体片(半导体的立体区域)，2表示源极电极，3表示栅电极，4A表示第一侧面栅电极，4B表示第二侧面栅电极，5表示漏极电极。然后，源极电极2形成在包括半导体片1的顶部的区域，而漏极电极5形成在半导体片1与半导体基板相接触的区域，即半导体片1的底部。

然后，当向第一侧面栅电极4A或者第二侧面栅电极4B中的一个电极积蓄电荷时，通过此电荷，1T-DRAM用纵型双门晶体管的阈值电压会发生变化。这样，能够将阈值发生变化的状态及阈值不变的状态，分别设定成理论值“0”和理论值“1”的状态。因而，可通过检测阈值电压的变化来实现DRAM电路。

专利文献1：JP特开2003-78026

发明内容

发明所要解决的问题

实际上，作为LSI的内部的嵌入式存储器，使用由纵向双门晶体管形成的1T-DRAM的存储单元时，以阵列状铺满使用纵向双门晶体管的存储单元，需要配置连接漏极区域、源极区域、第一侧面栅极区域、第二侧面栅极区域的配线。

因此，将由纵向双门晶体管构成的存储单元以阵列状铺满时，存在以下的问题。

首先，需要使用各纵向双门晶体管的存储单元的漏极区域、源极区域、第一侧面栅极区域及第二侧面栅极区域在行方向或列方向上，使用共用配线来连接，但是，将位线、地线等共用配线连接到处于半导体立体区域底部的电极，连接并不容易。

而且，各存储单元需要能够保存写入信息的存储单元阵列的构造，但是，仅与相邻的存储单元之间设置，电性分离各存储单元的漏极区域、源极区域、第一侧面电极及第二侧面电极的绝缘区域，就会使阵列的面积增大，从而不容易得到高密度的存储单元阵列。

另一方面，以阵列状组合存储单元的情况下，若向进行存储单元的选择的位线、字线等共用线施加电压，那么就会因多个存储单元背激活，进而有可能发生多重选择存储单元的情况。