[发明专利]用于控制自组装膜中的核化的方法和装置

说明书

技术领域

本发明的领域通常涉及自组装纳米结构膜。更具体地，本发明的领域涉及用于控制纳米结构膜的自组装中的核化的方法和工艺。

背景技术

半导体工业日益被推动以减小布置在集成电路上的半导体器件的尺寸。例如，需要进行小型化以适应当今半导体产品所需要的日益增加的电路密度。增加的封装密度和器件尺寸的减小已迫使半导体器件结构(诸如晶体管)被布置得相互更紧密。

遗憾地是，减小元器件尺寸的传统技术将很快达到它们的极限。例如，传统的光刻技术受到衍射极限，因此不能限定出一般小于100nm的图案。平版印刷法(比如电子束平版印刷)方面的进步已能够形成小至10nm的特征。然而，电子束平版印刷法是连续的工艺并且生产能力较低。因此，电子束平版印刷法并不适于商业应用，商业应用必然要求高的生产能力。

随着小型化趋势的继续，基于半导体的器件中的特征的尺寸将会是纳米级的。特征可以由分子甚至是单个原子形成。问题是分子或原子在基板上的精确位置难以控制。然而，特征在基板上的精确位置的控制在基于CMOS的工艺中是至关重要的。传统的基于CMOS的工艺要求特征在整个基板上方的精确对准(registration)。这种基板可能特别大，例如，具有大至12英寸的直径。任何用于形成基于半导体的特征的新工艺都需要将该精度保持在晶片级(wafer scale)，以使此工艺在商业上可行。

对于纳米级平版印刷的限制造成尝试使用自组装的分子作为在基板上形成纳米级结构的潜在方法。这些技术通常涉及嵌段共聚物(block copolymer)或蛋白质晶体，它们具有纳米级的晶胞尺寸。使用后续的步骤(其可能采取蚀刻步骤的形式)来将形成的图案转印到基板上或覆层上，这与传统光刻工艺中一样。对所有自组装工艺的一个固有挑战就是所生成薄膜的多晶本质。因为基板整个表面上方的许多有序晶域(domain)(也称作微晶)的同时或是几乎同时的核化，所以多晶形态无法避免。最大的晶粒尺寸近似为1μm。因此，在所生成的结晶膜中没有长程有序性(long-range order)，这对于基于CMOS的技术是通常要求的。

已采用各种尝试来增加自组装纳米结构表面的长程有序性。例如，在一种方法中，其上形成有膜的基板包括规则的图案结构。使用干涉平版印刷法通过形貌地(topographically)或化学地调整基板来执行图案化。周期性调整后的基板随后为自组织系统提供长程有序性。在另一种方法中，使用图形外延法(graphoepitaxy)来通过人工的表面图案结构(比如衍射光栅的槽)引起嵌段共聚物的定向和位置排序。例如见C.A.Ross等人的Nanostructured Surfaces withLong-Range Order for Controlled Self-Assembly，NSF NanoscaleScience and Eng.Grantees Conf.Dec.16-18，2003。在后面的工艺中，据说良好排序的结构可形成在光栅的槽内。

其他人也尝试使用快速固化来定向嵌段共聚物微晶域。美国专利公开No.2003/0118800公开了这样一种工艺：使用来自溶剂的快速固化以在嵌段共聚物的薄膜中形成微晶域的图案。

仍然需要用于控制自组装薄膜的核化的方法。优选地，可以使用此方法在基板的整个表面上而并非只在基板上的一个或多个微晶域中形成长程有序性。此方法将有利地具有高生产能力，从而使得该方法能用在商业中以形成纳米级结构。

发明内容

在本发明的一个方面中，在基板上形成自组装结晶膜的方法包括在基板上提供膜前体的步骤，其中该膜前体保持在无定形状态。邻近于基板提供加热件并且基板与加热件二者之间经历相对移动。通过使加热件和/或基板相对于彼此移动，基板上的膜前体的一部分被加热到玻璃化转变温度以上。继续此工艺直到在基板的全部或基本上全部的表面上形成2D自组装结晶膜。本发明的目的是在整个自组装工艺中在整个晶片表面上保持单一有序的晶域。

在本发明的一个方面中，加热件是固定的，而基板相对于固定的加热件是移动的。在本发明的可替换方面中，基板是固定的，而加热件相对于固定的基板是移动的。在又一个替换例中，基板和加热件都是移动的。

上述的方法可能会伴随有选择性地去除形成在基板上的自组装结晶膜中的一种(species)的一个或多个步骤。