[发明专利]能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法

说明书

技术领域

本发明涉及一种双镶嵌工艺方法，特别涉及一种能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法。

背景技术

0.35微米的ULSI组件的主要内联机(interconnect)工艺，是以溅射(sputter deposition)法沉积铝-硅-铜(Al-Si-Cu)合金，而进入0.25微米ULSI组件的金属化工艺，为更进一步降低电阻-电容时间延迟(RC time delay)和电致迁移、应力迁移(electromigration)，因而导入电阻系数为1.67μΩ-cm，熔点为1085℃，所能承受的电流密度相较于铝-硅-铜合金所能承受值更高，在设计上可以做得更细，而使组件的积集度更高的铜工艺。

但以铜作为导线材料时，却因为铜的卤化物蒸气压不够高，造成不容易以现有刻蚀技术来进行铜导线图刻的缺点，所以一般皆使用双镶嵌工艺来同时完成铜的导线与插塞的工艺。但是双镶嵌工艺于铜导线层沉积后需进行一平坦化工艺，以获得一较全面平坦之铜导线层，但此平坦化工艺往往因为铜导体层自身具有一定张应力，而使得平坦化工艺时，容易于铜导线外观形态上产生缺陷。

因此，本发明针对上述技术问题，提出一种能避免铜双镶嵌结构于平坦化工艺时产生缺陷的方法，以解决上述的问题。

发明内容

本发明的主要目的在于，提供一种能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法，在形成铜导线层后，以一等离子对铜导线层进行一表面前处理，接着再进行一退火工艺，来使铜导线层产生压缩应力，而避免铜导线层在化学机械抛光工艺时，会产生形态缺陷的问题。

本发明的另一目的在于，提供一种能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法，其能够获得较佳的铜导线形态。

为达上述目的，本发明在一具有MOS组件的半导体基底上依次形成有一铜金属层、一第一刻蚀终止层、一第一介电层、一第二刻蚀终止层及一第二介电层；对半导体基底进行刻蚀以形成一贯穿第一介电层与第二刻蚀终止层的中介窗，以及一贯穿第二介电层且底部与中介窗相连接之沟槽；在半导体基底上进行铜导线层的沉积，来形成一填满沟槽与中介窗的铜导线层，再对半导体基底进行一等离子表面前处理，然后再进行一退火处理；最后对半导体基底进行一平坦化工艺，以移除位于沟槽与中介窗外多余的铜导线层。

本发明利用一等离子来对铜导线层表面进行表面前处理，然后再进行退火工艺，使经退火工艺后的铜导线层应力倾向为压缩应力，改变了铜导线层的应力倾向，从而避免了在进行平坦化工艺时，可能对铜导线层造成的损伤。

以下结合附图及实施例进一步说明本发明。

附图说明

图1至图5为本发明在半导体基底上形成具中介窗与沟槽之双镶嵌结构轮廓的各步骤构造剖视图。

图6为本发明对铜导线层进行应力改变的流程示意图。

图7为本发明进行应力改变后填充满双镶嵌结构的铜导线层示意图。

图8为对铜导线层进行平坦化工艺后的双镶嵌结构示意图。

标号对照说明

10半导体基底             26中介窗

12铜导体层               28刻蚀窗

14第一刻蚀终止层         30图2案化光致抗蚀涂层

16第一介电层             32沟槽

18第二刻蚀终止层         34沟槽

20第二介电层             36铜导线层

22图1案化光致抗蚀涂层    38铜导线双镶嵌结构

24刻蚀窗

具体实施方式

本发明涉及一种能避免铜双镶嵌结构在平坦化工艺时产生缺陷的方法，在通常的铜导线层沉积后的退火工艺前，加入一铜导线层表面前处理的工艺，来改变铜导线层的应力倾向，其详细的工艺请参阅图1至图8，它是本发明的一较佳实施例各个步骤构造剖视图与流程示意图。

但是，在此先声明本实施方式所描述的只是本发明的一实施例，例如对于沟槽与中介窗的刻蚀方式，并不是本发明的重点所在，因此在此只是例举一较为常见的沟槽与中介窗刻蚀方式来进行说明，但并不能以此限定本发明。

首先请参阅图1，在一已形成有MOS等基础组件(图中未示)的半导体基底10上依次沉积一铜金属层12、一第一刻蚀终止层14、一第一介电层16、一第二刻蚀终止层18及一第二介电层20，其中第一刻蚀终止层14、第二刻蚀终止层18的材料可以是氮化硅，第一介电层16、第二介电层20的材料可以为氟硅玻璃(FSG)。